[국회직 9급 전자공학개론] 23년 1회차 기출문제 정답·해설 페이지

점선 안에 들어갈 게이트는 XOR이다.
B의 2의 보수는 B의 각 비트를 반전한 뒤 1을 더한 값이다. 그림에서 1을 더하는 일은 제어 신호가 $C_{0}$로 들어가 처리하므로, 점선 부분은 제어 신호가 1일 때만 B를 반전하면 된다.
XOR은 $B\oplus 0=B$, $B\oplus 1=\bar{B}$이므로 덧셈에서는 B를 그대로, 뺄셈에서는 반전된 B를 내보낸다.
OR: 제어가 1이면 출력이 B와 무관하게 1로 고정된다.
AND: 제어가 0이면 출력이 0으로 고정되어 덧셈이 되지 않는다.
NAND: 제어가 0이면 출력이 1로 고정되어 덧셈이 되지 않는다.
XNOR: 제어가 0일 때 B를 반전하므로 덧셈과 뺄셈의 동작이 뒤바뀐다.

T플립플롭 B의 입력은 $T_{B}=A\oplus C$이다.
T플립플롭은 상태가 바뀔 때 입력이 1이고 유지될 때 0이다. 따라서 표에서 $Q_{B}$가 바뀌는 행만 1로 둔다.
이전 상태를 $Q_{C}Q_{B}Q_{A}$ 순으로 쓰면 $011$과 $100$에서 $Q_{B}$가 바뀌어 $T_{B}=1$이고, $000$, $010$, $111$에서는 유지되어 $T_{B}=0$이다. 표에 없는 상태는 무관 조건이다.
1인 두 행은 A와 C가 서로 다르고 0인 세 행은 A와 C가 같으므로 다섯 행 모두 $A\oplus C$로 설명된다.
$A\bar{B}+BC$: 이전 상태 $011$에서 0이 되어 1이어야 하는 조건에 어긋난다.
$\bar{A}C+B\bar{C}$: 이전 상태 $010$에서 1이 되어 0이어야 하는 조건에 어긋난다.
$AC+A\bar{B}$: 이전 상태 $011$에서 0이 되어 1이어야 하는 조건에 어긋난다.
$A+B$: 이전 상태 $100$에서 0이 되어 1이어야 하는 조건에 어긋난다.

오류정정과 관련된 부분은 Channel encoding과 Channel decoding이 있는 (ㄷ)이다.
채널 부호화는 데이터에 잉여 비트를 덧붙이고, 수신 측 채널 복호화는 그 잉여 비트로 채널에서 생긴 오류를 검출·정정한다.
(ㄱ): A/D·D/A 변환으로, 아날로그 신호와 디지털 신호를 서로 바꾸는 단계이다.
(ㄴ): 소스 부호화·복호화로, 오류정정이 아니라 잉여를 줄이는 데이터 압축이 목적이다.
(ㄹ): 변조·복조로, 디지털 신호를 채널에 맞는 파형으로 바꾸고 되돌리는 단계이다.
(ㅁ): 신호가 지나가는 전송 매체로, 잡음이 더해지는 곳이지 오류를 고치는 곳이 아니다.

파형 $y(t)$의 이름은 Manchester 파형이다.
그림의 파형은 모든 비트 구간의 중앙에서 전압이 반전되며, 비트 값은 그 전이의 방향으로 표현된다.
입력 $0011101$에 맞춰 보면 0인 구간은 $-V$에서 $+V$로, 1인 구간은 $+V$에서 $-V$로 바뀐다. 이 규칙이 일곱 구간 전체에서 그대로 유지된다.
양극 NRZ 파형: 한 비트 구간 안에서 레벨이 유지되어 중앙 전이가 없다.
양극 RZ 파형: 비트 구간 후반에 0 V로 돌아가는데, 그림에는 0 V 구간이 없다.
CMI 파형: 1은 레벨을 번갈아 유지하고 0만 중앙 전이를 가지므로, 1인 구간에도 전이가 있는 그림과 다르다.
AMI 파형: 0은 0 V로, 1은 극성을 번갈아 표현하므로 레벨이 세 가지인데 그림은 두 레벨뿐이다.

$R_{L}$에 전달되는 최대 전력은 $8\,\mathrm{W}$이다.
윗선은 저항 없이 이어져 있어 두 전류원과 세 저항이 모두 같은 두 노드 사이에 병렬이다. 크기가 같고 방향이 반대인 두 $1\,\mathrm{A}$ 전류원은 서로 상쇄된다.
전압원과 $100\,\Omega$을 노턴 등가로 바꾸면 다음과 같다.
$I_{N}=\dfrac{80}{100}=0.8\,\mathrm{A}$
$\dfrac{1}{R_{th}}=\dfrac{1}{100}+\dfrac{3}{300}=\dfrac{1}{50}$
$R_{th}=50\,\Omega$
개방 전압은 $V_{th}=0.8\times 50=40\,\mathrm{V}$이다.
최대 전력 전달 조건은 $R_{L}=R_{th}$이므로 다음과 같다.
$P_{\max}=\dfrac{V_{th}^{2}}{4R_{th}}$
$P_{\max}=\dfrac{40^{2}}{4\times 50}=8\,\mathrm{W}$

비교전압이 $5\,\mathrm{V}$ 이상인 회로는 ㄱ, ㄴ, ㄷ이다.
각 비교기의 반전 입력은 $15\,\mathrm{V}$를 $1\,\mathrm{k\Omega}$ 저항 5개로 나눈 분압 노드에 연결되어 있고, 이 노드 전압이 비교전압이다. 비반전 입력에는 공통으로 $v_{in}$이 들어간다.
이상적인 연산증폭기의 입력 전류는 0이므로 저항 하나에 걸리는 전압은 다음과 같다.
$\dfrac{15}{5}=3\,\mathrm{V}$
ㄱ: 접지에서 저항 4개 위의 노드이므로 비교전압이 $12\,\mathrm{V}$로, 해당한다.
ㄴ: 저항 3개 위의 노드이므로 비교전압이 $9\,\mathrm{V}$로, 해당한다.
ㄷ: 저항 2개 위의 노드이므로 비교전압이 $6\,\mathrm{V}$로, 해당한다.
ㄹ: 저항 1개 위의 노드이므로 비교전압이 $3\,\mathrm{V}$로, 해당하지 않는다.

출력전압은 $-3\,\mathrm{V}$이다.
그림은 반전 가산 증폭기이다. 이상적인 연산증폭기에서 반전 입력은 가상 접지이므로 세 입력 전류의 합이 모두 궤환 저항으로 흐른다.
공식에 값을 대입해 계산한다.
$V_{O}=-R_{f}\left(\dfrac{V_{1}}{R_{1}}+\dfrac{V_{2}}{R_{2}}+\dfrac{V_{3}}{R_{3}}\right)$
$V_{O}=-100\left(\dfrac{1}{100}+\dfrac{2}{200}+\dfrac{4}{400}\right)$
$V_{O}=-100\times 0.03=-3\,\mathrm{V}$
세 입력의 전류가 각각 $10\,\mathrm{mA}$로 같아 합이 $30\,\mathrm{mA}$가 된다.

테브난 등가는 $V_{th}=40\,\mathrm{V}$, $R_{th}=50\,\Omega$이다.
$R_{L}$을 떼면 $30\,\Omega$에 전류가 흐르지 않으므로 개방 전압은 $20\,\Omega$의 전압과 같다. 전류원의 $2\,\mathrm{A}$는 모두 $20\,\Omega$으로 흐른다.
$V_{th}=2\times 20=40\,\mathrm{V}$
등가저항을 구할 때는 전류원을 개방하므로 전류원과 직렬인 $12\,\Omega$은 경로에서 빠진다.
$R_{th}=30+20=50\,\Omega$
$R_{th}=32\,\Omega$인 조합: $12\,\Omega$과 $20\,\Omega$을 더한 값으로, 전류원을 개방하면 생기지 않는 경로이다.
$V_{th}=24\,\mathrm{V}$인 조합: $2\,\mathrm{A}$가 $20\,\Omega$이 아니라 $12\,\Omega$에 흐를 때의 전압으로, 개방 전압이 아니다.
$V_{th}=50\,\mathrm{V}$인 조합: 개방 전압이 $2\times 20$과 맞지 않는다.

옳지 않은 설명은 래치의 출력이 입력에 의존하지 않는다는 내용이다.
래치는 입력 변화에 반응해 출력이 바뀌는 소자로, 출력은 현재 입력과 이전 상태에 함께 의존한다. 입력이 출력을 정하지 못한다면 데이터를 써 넣을 수도 없다.
데이터 저장·유지 능력: 래치는 1비트를 유지하는 기본 기억 소자이므로 옳다.
플립플롭과의 관계: 플립플롭은 래치에 클럭 제어를 더해 클럭에 맞춰 동작하게 한 것이므로 옳다.
SR 래치: 셋과 리셋 입력으로 상태를 정하는 가장 기본적인 구조이므로 옳다.
D 플립플롭: 클럭에 맞춰 D 입력을 저장하고 전달하므로 옳다.

옳지 않은 설명은 모든 카운터가 동기식으로 동작한다는 내용이다.
카운터에는 모든 플립플롭이 같은 클럭을 받는 동기식과, 앞단 출력이 다음 단의 클럭이 되는 비동기식(리플)이 모두 있다.
클럭 펄스 수 계수: 카운터의 기본 기능이므로 옳다.
분주기·주파수 측정·디지털 시계 응용: 펄스를 세어 나누는 대표적인 쓰임이므로 옳다.
상향·하향·상하향 구분: 계수 방향에 따른 분류이므로 옳다.
플립플롭 구성: 여러 플립플롭으로 상태를 기억해 계수하므로 옳다.

옳지 않은 설명은 최종 덧셈 결과의 자릿수가 4비트라는 내용이다.
4비트 이진수 두 개를 더하면 결과는 $S_{3}S_{2}S_{1}S_{0}$ 네 비트에 최종 자리올림 $C_{4}$가 더해져 최대 5비트가 된다.
$C_{4}$의 값: 예를 들어 $1111+0001$이면 자리넘침이 생겨 1이 될 수 있다.
회로의 기능: 전가산기 4개를 종속 연결해 4비트 이진수 덧셈을 구현한다.
$A=1001$, $B=0110$, $C_{0}=0$인 경우: 각 자리 합에 자리올림이 생기지 않아 $S=1111$, $C=0$이 맞다.
전가산기의 구성: 합은 XOR로, 자리올림은 AND와 OR의 조합으로 표현할 수 있다.

옳지 않은 설명은 베이스-이미터 접합에 순방향 바이어스를 걸면 차단된다는 내용이다.
BJT가 차단되는 것은 베이스-이미터 접합이 도통하지 않을 때다. 이 접합이 순방향이면 캐리어가 주입되어 컬렉터-베이스 접합 상태에 따라 활성 또는 포화 영역에서 동작한다.
pnp 소자의 캐리어: 이미터에서 주입되는 정공이 전류의 주성분이므로 옳다.
베이스 전류에 의한 제어: 활성 영역에서 컬렉터 전류는 $I_{C}=\beta I_{B}$로 제어되므로 옳다.
포화 영역 근사: 컬렉터-이미터 전압이 거의 일정하게 유지되어 전압원으로 근사할 수 있으므로 옳다.
소신호 증폭: 활성 영역에서 입력 변화가 컬렉터 전류 변화로 증폭되므로 옳다.

옳은 설명은 ㄱ과 ㄴ뿐이다.
ㄷ은 다수 캐리어를 반대로 적었고, ㄹ은 역방향 바이어스의 효과를 반대로 적었다. 두 지문을 빼면 ㄱ, ㄴ 조합만 남는다.
ㄱ(옳음): 비소는 최외각 전자가 5개인 도너 불순물이므로 실리콘에 도핑하면 n형이 된다.
ㄴ(옳음): 접합면에서 캐리어가 확산·재결합해 전위 장벽이 생기고, 캐리어가 고갈된 공핍영역이 형성된다.
ㄷ(틀림): n형 실리콘의 다수 캐리어는 정공이 아니라 전자다.
ㄹ(틀림): p쪽에 음극, n쪽에 양극을 걸면 역방향 바이어스로 공핍영역이 넓어져 접합 커패시턴스는 작아진다.

옳지 않은 설명은 위상이 $90^{\circ}$라는 내용이다.
신호는 시작점 $t=0$에서 $0\,\mathrm{V}$이고 증가하기 시작하므로 $v(t)=3\sin(2\pi\times 1000t)$ 꼴이다. 사인파 기준으로 위상은 $0^{\circ}$이다.
위상이 $90^{\circ}$라면 시작점에서 최댓값을 가져야 한다.
$V_{p-p}$: 최댓값 $3\,\mathrm{V}$, 최솟값 $-3\,\mathrm{V}$이므로 $6\,\mathrm{V}$가 맞다.
주기: 같은 파형이 $1\,\mathrm{ms}$마다 반복되므로 맞다.
주파수: $f=\dfrac{1}{T}=\dfrac{1}{1\,\mathrm{ms}}=1\,\mathrm{kHz}$로 맞다.
실효값: $V_{rms}=\dfrac{3}{\sqrt{2}}\approx 2.12\,\mathrm{V}$로 맞다.

옴의 법칙과 관련된 식은 $\vec{J}=\sigma\vec{E}$이다.
이 식은 옴의 법칙의 점 형태로, 도체 안의 전류밀도가 전기장에 비례하고 비례상수가 전도도임을 나타낸다.
$\nabla\bullet\vec{D}=\rho_{v}$: 전속과 전하의 관계를 나타내는 전기장의 가우스 법칙이다.
$\nabla\bullet\vec{B}=0$: 자기 단극이 없음을 나타내는 자기장의 가우스 법칙이다.
$\nabla\times\vec{E}=-\dfrac{\partial\vec{B}}{\partial t}$: 자속 변화가 전기장을 유도한다는 패러데이 법칙이다.
$\nabla\times\vec{H}=\vec{J}+\dfrac{\partial\vec{D}}{\partial t}$: 전류와 변위전류가 자기장을 만든다는 앙페르-맥스웰 법칙이다.

구하는 값은 $v_{1}=3\,\mathrm{V}$, $v_{2}=9\,\mathrm{V}$이다.
연산증폭기의 입력 전류는 0이므로 왼쪽 회로는 증폭기의 영향을 받지 않는다. $12\,\mathrm{V}$ 전원 위쪽 노드의 전압을 $V_{x}$라 두면 각 가지의 저항은 다음과 같다.
$6\,\mathrm{V}$ 가지: $10+8+2=20\,\Omega$
$12\,\mathrm{V}$ 가지: $10\,\Omega$
오른쪽 가지: $5+5=10\,\Omega$
노드 방정식을 세워 푼다.
$\dfrac{V_{x}-6}{20}+\dfrac{V_{x}-12}{10}+\dfrac{V_{x}}{10}=0$
$V_{x}=6\,\mathrm{V}$
오른쪽 가지의 전압 분배로 $v_{1}$을 구한다.
$v_{1}=6\times\dfrac{5}{5+5}=3\,\mathrm{V}$
연산증폭기는 비반전 증폭기이다.
$v_{2}=\left(1+\dfrac{20}{10}\right)v_{1}$
$v_{2}=3\times 3=9\,\mathrm{V}$

옳지 않은 설명은 ㄴ과 ㄷ이다.
ㄴ은 테브난 등가회로의 연결을, ㄷ은 펠티에 효과의 재료 조건을 잘못 적었다. 나머지 지문은 모두 옳으므로 ㄴ, ㄷ 조합만 맞는다.
ㄱ(옳음): 서로 다른 두 금속의 폐회로에서 두 접점의 온도차로 열기전력이 생기는 것이 제벡 효과다.
ㄴ(틀림): 테브난 등가회로는 전압전원과 직렬 임피던스로 나타낸다.
ㄷ(틀림): 펠티에 효과는 동일 금속이 아니라 서로 다른 금속의 접점에서 일어난다.
ㄹ(옳음): 구부러지기 쉬운 도선에 전류를 흘리면 도선 각 부분의 반발력으로 원형이 되려는 현상이 스트레치 효과다.
ㅁ(옳음): 노튼 등가회로는 전류원과 병렬 임피던스로 나타내며 테브난의 정리와 쌍대 관계다.

8진수를 2진수로 풀어 4비트씩 다시 묶으면 변환 결과는 $\mathrm{EE1}_{(16)}$이다.
8진수 → 2진수: 각 자리를 3비트로 바꾸면 $7\to 111$, $3\to 011$, $4\to 100$, $1\to 001$이므로 $111011100001_{(2)}$이다.
2진수 → 16진수: 오른쪽부터 4비트씩 묶으면 $1110\;1110\;0001$이고 각각 $\mathrm{E}$, $\mathrm{E}$, $1$이다.
10진수로 검산하면 $7341_{(8)}=3809$이고 $14\times 256+14\times 16+1=3809$로 같다.
$946_{(16)}$: 2진수가 $1001\;0100\;0110$으로 변환 결과와 다르다.
$\mathrm{DD1}_{(16)}$: 2진수가 $1101\;1101\;0001$로 앞의 두 묶음이 다르다.
$\mathrm{9E1}_{(16)}$: 맨 앞 묶음이 $1001$이라 $1110$과 다르다.
$\mathrm{D81}_{(16)}$: 앞의 두 묶음이 $1101\;1000$이라 $1110\;1110$과 다르다.

전체 전류는 $20\,\mathrm{A}$이다.
$R$과 $X_{L}$은 전원에 병렬이므로 두 소자에 같은 전압 $96\,\mathrm{V}$가 걸린다.
$I_{R}=\dfrac{96}{8}=12\,\mathrm{A}$
$I_{L}=\dfrac{96}{6}=16\,\mathrm{A}$
저항 전류와 인덕터 전류는 위상이 $90^{\circ}$ 다르므로 단순 합이 아니라 벡터 합으로 구한다.
$I=\sqrt{I_{R}^{2}+I_{L}^{2}}$
$I=\sqrt{12^{2}+16^{2}}=20\,\mathrm{A}$
$9.6\,\mathrm{A}$: 전압을 직렬 임피던스 $\sqrt{8^{2}+6^{2}}=10\,\Omega$으로 나눈 값으로, 병렬 회로에 맞지 않는다.
$28\,\mathrm{A}$: 두 전류를 위상 차이 없이 단순히 더한 값이다.

결과는 ㉠ 부정, ㉡ 1, ㉢ 0, ㉣ $Q(t)$(불변)이다.
그림은 NAND 게이트 두 개를 교차 결합한 래치이다. NAND는 입력에 0이 하나라도 있으면 출력이 1이므로, 이 래치의 입력은 0일 때 동작한다.
$\bar{S}\bar{R}=00$: 두 출력이 모두 1이 되어 $Q$와 $\bar{Q}$의 상보 관계가 깨지므로 부정이다.
$\bar{S}\bar{R}=01$: $\bar{S}=0$이므로 위쪽 NAND의 출력 $Q$가 1로 세트된다.
$\bar{S}\bar{R}=10$: $\bar{R}=0$이므로 $\bar{Q}=1$이 되고 위쪽 NAND의 두 입력이 1이라 $Q=0$으로 리셋된다.
$\bar{S}\bar{R}=11$: 각 게이트가 상대 출력을 반전할 뿐이므로 이전 상태가 유지된다.