[국회직 9급 전자공학개론] 17년 1회차 기출문제 정답·해설 페이지

두 다이오드가 반주기씩 번갈아 도통하는 중간탭 전파정류 회로이며, 출력 평균값은 약 6.37V이다.
권선비가 1:2이므로 2차 전체 전압의 최댓값은 20V이고, 중간탭을 기준으로 한 반쪽 권선의 최댓값은 $V_{m}=10\,\mathrm{V}$이다.
$V_{avg}=\dfrac{2V_{m}}{\pi}$
$V_{avg}=\dfrac{2\times 10}{\pi}\approx 6.37\,\mathrm{V}$
반파정류 파형, 약 1.59V: 다이오드가 하나일 때의 파형이고 최댓값도 5V로 잘못 잡은 값이다.
반파정류 파형, 약 3.18V: 반파정류의 평균 $V_{m}/\pi$로, 음의 반주기에도 도통하는 이 회로와 맞지 않는다.
전파정류 파형, 약 3.18V: 파형은 맞지만 반쪽 권선의 최댓값을 5V로 본 값이다.
전파정류 파형, 약 10.0V: 최댓값을 평균값으로 쓴 것으로, 평균은 최댓값보다 작다.

이미터가 교류적으로 접지된 공통 이미터 증폭기는 전압이득과 전류이득이 모두 크다.
바이패스 커패시터 $C_{2}$가 $R_{E}$를 교류적으로 단락하므로 전압이득은 $A_{v}\approx-\dfrac{R_{C}}{r_{e}}$로 커진다. 전류이득은 베이스 입력·컬렉터 출력이므로 $\beta$ 정도로 크다.
전압이득은 크고 전류이득은 작다: 전류이득이 1 안팎인 공통 베이스 증폭기의 특성이다.
전압이득은 작고 전류이득은 크다: 전압이득이 1 안팎인 공통 컬렉터 증폭기의 특성이다.
입력저항이 높고 출력저항이 낮다: 임피던스 변환에 쓰는 공통 컬렉터 증폭기의 특성이다.
입력저항과 출력저항이 모두 낮다: 이 회로의 출력저항은 $R_{C}$ 정도이고 입력저항도 바이어스 저항과 베이스 입력저항으로 정해져 둘 다 매우 낮지 않다.

NMOS 풀다운망을 읽으면 출력은 $Y=\overline{(A+B+C)\cdot D}$이다.
A, B, C의 NMOS는 병렬이어서 OR이 되고, 이 묶음이 D의 NMOS와 직렬이어서 AND가 된다. 풀다운망이 도통할 때 Y가 0이므로 전체에 반전이 붙는다. PMOS 풀업망도 A·B·C 직렬과 D의 병렬로 쌍대 관계가 맞다.
$\overline{(A\cdot B\cdot C)+D}$: A, B, C의 NMOS가 직렬이고 그 묶음이 D와 병렬일 때의 식이다.
$\overline{(A\cdot B\cdot C)}+\overline{D}$: 네 입력의 NAND와 같아서 NMOS 네 개가 모두 직렬이어야 한다.
$\overline{(A+B+C)}\cdot\overline{D}$: 네 입력의 NOR와 같아서 NMOS 네 개가 모두 병렬이어야 한다.
$\overline{(A+B+C)}+D$: A=1, D=1이면 이 식은 1이지만 회로는 풀다운망이 도통해 0을 출력한다.

빈 브릿지 발진기는 비반전 이득이 3 이상이어야 하므로 $R_{f}\ge 2\,\mathrm{k\Omega}$이고, 발진주파수는 약 1.6kHz이다.
귀환망의 전달비는 $f_{o}$에서 1/3이 되므로 증폭부 이득 조건은 다음과 같다.
$1+\dfrac{R_{f}}{R_{1}}\ge 3$
$R_{f}\ge 2R_{1}=2\,\mathrm{k\Omega}$
$f_{o}=\dfrac{1}{2\pi RC}$
$f_{o}=\dfrac{1}{2\pi(10\times10^{3})(10\times10^{-9})}\approx 1.59\,\mathrm{kHz}$
$R_{f}\ge$ 28kΩ, 0.8kHz: 저항 조건이 다르고 주파수도 계산값의 절반이다.
$R_{f}<$ 28kΩ, 0.8kHz: 상한 조건으로는 이득 3을 보장하지 못하고 주파수도 맞지 않는다.
$R_{f}<$ 2kΩ, 1.6kHz: 주파수는 맞지만 이득이 3보다 작아 루프 이득이 1에 못 미치므로 발진이 유지되지 않는다.
$R_{f}\ge$ 100kΩ, 1.8kHz: 주파수가 계산값과 다르고 저항 조건도 필요한 값이 아니다.

증가형 n채널 MOSFET의 문턱전압은 양의 값이므로, 문턱전압이 $-1.0\,\mathrm{V}$ 근처의 음의 값이라는 설명이 옳지 않다.
증가형은 게이트에 문턱전압 이상의 양의 전압을 걸어야 채널이 유도된다. 음의 문턱전압은 $V_{GS}=0$ 에서도 채널이 존재하는 공핍형의 특징이다.
게이트-소스 전압이 0 V일 때 차단: 문턱전압이 양수라 채널이 없으므로 옳다.
게이트-소스 전압이 양으로 증가할수록 드레인 전류 증가: 채널의 전자 농도가 커져 전도가 강해지므로 옳다.
게이트-소스 전압이 문턱전압보다 낮으면 드레인 전류 없음: 채널이 형성되지 않으므로 옳다.
포화영역 전류의 제곱 비례: $I_{D}\propto(V_{GS}-V_{th})^{2}$ 관계이므로 옳다.

연속시간 신호를 이산시간 신호로 바꾸는 과정은 양자화가 아니라 표본화(sampling)이므로, 이 설명이 옳지 않다.
아날로그 신호의 디지털 변환은 표본화(시간의 이산화) → 양자화(진폭의 이산화) → 부호화(2진 부호로 변환) 순서로 진행된다.
잡음이 섞여도 원래 정보 복원 가능: 잡음이 판별 범위 안이면 0과 1을 구분해 재생할 수 있으므로 옳다.
2의 보수를 활용한 덧셈·뺄셈: 뺄셈을 보수의 덧셈으로 바꿀 수 있으므로 옳다.
2진수의 큰 잡음 여유: 두 레벨만 구분하면 되어 아날로그 신호보다 잡음에 강하므로 옳다.
이산시간 정수값을 2진수 디지털 신호로 변환하는 부호화: 부호화의 정의에 맞으므로 옳다.

옳은 설명은 ㄱ, ㄷ이다.
공통 베이스는 입력임피던스가 작고 출력임피던스가 크며, 전류이득은 1에 가깝다. 공통 컬렉터는 전압이득이 1에 가깝고 입력임피던스가 크며 출력임피던스가 작은 버퍼(이미터 폴로워)다.
ㄱ(옳음): 공통 베이스는 입력임피던스가 작고 출력임피던스가 크다.
ㄴ(틀림): 공통 컬렉터의 주 용도는 임피던스 변환용 버퍼이며, 고주파 증폭에는 공통 베이스가 주로 쓰인다.
ㄷ(옳음): 공통 베이스는 전압이득이 높고 전류이득은 1에 가깝다.
ㄹ(틀림): 공통 컬렉터의 출력임피던스는 크지 않고 작다.

두 비트씩 입력된 수가 같을 때만 1을 내는 등가비교기이다.
XOR은 두 입력이 다를 때 1이므로, 뒤의 NOR은 두 XOR 출력이 모두 0일 때만 1을 낸다. 즉 $A_{1}=B_{1}$이고 $A_{0}=B_{0}$일 때만 X가 1이다.
$X=\overline{(A_{1}\oplus B_{1})+(A_{0}\oplus B_{0})}$
반가산기: 입력 두 개에서 합과 자리올림 두 출력을 내는 회로로, 출력이 하나인 이 회로와 다르다.
멀티플렉서: 선택 입력으로 여러 입력 중 하나를 내보내는 회로인데, 이 회로에는 선택 신호가 없다.
인코더: 활성화된 입력을 이진 코드로 바꿔 여러 출력을 내는 회로이다.
패리티 발생기: 입력 전체를 XOR로 이어야 하는데, 이 회로는 마지막 단이 NOR이다.

병렬 LC의 공진주파수는 약 1.6MHz이다.
공진주파수는 L과 C로 정해지며, 직렬 저항 R은 공진의 예리함에만 영향을 준다.
$f_{0}=\dfrac{1}{2\pi\sqrt{LC}}$
$LC=(250\times10^{-6})(40\times10^{-12})=10^{-14}$
$f_{0}=\dfrac{1}{2\pi\times10^{-7}}\approx 1.59\,\mathrm{MHz}$
800kHz: 계산값의 절반으로, $LC$가 4배일 때의 값이다.
30.5MHz: 계산값의 약 19배로, 주어진 L, C로는 나오지 않는다.
220MHz: 계산값의 약 140배로, 주어진 L, C로는 나오지 않는다.
440MHz: 계산값의 약 280배로, 주어진 L, C로는 나오지 않는다.

공진주파수를 낮추려면 커패시턴스를 증가시켜야 하므로, 감소시킨다는 설명이 옳지 않다.
공진주파수는 $f_{0}=\dfrac{1}{2\pi\sqrt{LC}}$ 이다. 커패시턴스가 작아지면 공진주파수는 오히려 높아진다.
탱크회로라는 명칭: 병렬 LC가 에너지를 주고받으며 저장하므로 옳다.
공진 시 입력 어드미턴스가 매우 작아짐: L과 C의 서셉턴스가 상쇄되어 어드미턴스가 최소가 되므로 옳다.
공진주파수보다 낮은 주파수에서 유도성: 리액턴스가 작은 인덕터 쪽으로 전류가 더 흐르므로 옳다.
Q값이 감소하면 대역폭 증가: $BW=\dfrac{f_{0}}{Q}$ 이므로 옳다.

출력은 대부분 구간에서 -6V로 고정되고, 입력이 -6V보다 낮을 때만 입력을 따라 -12V까지 내려간다.
다이오드의 캐소드는 전지의 (-) 단자에 연결되고 전지의 (+) 단자는 접지이므로, 캐소드 전위는 -6V이다.
$V_{i}>-6\,\mathrm{V}$이면 다이오드가 도통해 $V_{o}=-6\,\mathrm{V}$이고, 나머지 전압은 R에 걸린다.
$V_{i}<-6\,\mathrm{V}$이면 다이오드가 차단되고, $R\ll R_{L}$이므로 $V_{o}\approx V_{i}$이다.
양의 반주기는 입력을 따르고 음의 쪽만 -6V에서 잘리는 파형: 다이오드 방향이 반대일 때의 출력이다.
+6V와 -6V 양쪽에서 잘리는 파형: 서로 반대 방향인 다이오드-전지 가지가 두 개 있어야 나온다.
+6V 위쪽만 잘리고 음의 반주기는 그대로인 파형: 전지 방향이 반대일 때의 출력이다.
+6V 아래쪽이 모두 +6V로 고정되는 파형: 다이오드와 전지의 방향이 모두 반대일 때의 출력이다.

$(1110)_{2}$ 의 2의 보수는 0010이므로, 0011이라는 설명이 옳지 않다.
2의 보수는 각 비트를 반전한 뒤 1을 더해 구한다.
비트 반전: 1110 → 0001
1 더하기: 0001 + 1 = 0010
2진수에서 10진수로 변환: $(1001)_{2}=8+1=(9)_{10}$ 이므로 옳다.
2진수에서 8진수로 변환: 뒤에서 3비트씩 묶으면 11 / 100 / 101이고 $(345)_{8}$ 이므로 옳다.
10진수에서 2진수로 변환: $27=(11011)_{2}$, $0.25=(0.01)_{2}$ 이므로 옳다.
2진수에서 16진수로 변환: 소수점 기준 4비트씩 묶으면 0011 / 1110 . 1000이고 $(3\mathrm{E}.8)_{16}$ 이므로 옳다.

네 항을 묶어 정리하면 $Y=\bar{B}$가 되어 $A$, $C$와 무관한 식으로 간소화된다.
$C$로 먼저 묶기: 첫째·셋째 항은 $\bar{A}\bar{B}(\bar{C}+C)=\bar{A}\bar{B}$, 둘째·넷째 항은 $A\bar{B}(C+\bar{C})=A\bar{B}$이다.
다시 $A$로 묶으면 $Y=\bar{B}(\bar{A}+A)=\bar{B}$이다.
$\bar{C}$: $B=0$, $C=1$이면 $Y=1$인데 이 식의 값은 0이므로 다르다.
$\bar{AB}$: $A=0$, $B=1$이면 이 식의 값은 1이지만 실제 $Y=0$이다.
$AB$: $B=0$이면 값이 0이지만 $Y$는 $B=0$일 때 1이다.
$\bar{AC}$: $A=1$, $B=0$, $C=1$이면 이 식의 값은 0이지만 실제 $Y=1$이다.

부귀환 증폭기의 특성으로 옳은 것은 ㄴ, ㄹ, ㅁ이다.
부귀환은 전압이득을 희생하는 대신 이득 안정도, 대역폭, 잡음, 일그러짐 특성을 개선한다.
ㄱ(틀림): 귀환량만큼 전압이득이 감소한다.
ㄴ(옳음): 소자 특성 변화에 대한 이득 변동이 줄어 안정도가 향상된다.
ㄷ(틀림): 대역폭은 감소하지 않고 넓어진다.
ㄹ(옳음): 증폭기 내부에서 발생한 잡음이 귀환으로 감소한다.
ㅁ(옳음): 비직선 일그러짐(왜율)이 감소한다.

중첩의 원리로 풀면 전류 I는 -2A이며, 음수는 표시된 방향과 반대로 흐른다는 뜻이다.
전류원만 두면(전압원 단락) 3A가 아래로 빠져나가므로 $R_{1}$과 $R_{2}+R_{3}$의 가지에서 전류가 끌려온다. 전류 분배로 다음과 같다.
$I_{1}=-3\times\dfrac{3}{3+6}=-1\,\mathrm{A}$
전압원만 두면(전류원 개방) 전지의 (+) 단자가 왼쪽이므로 표시 방향의 반대로 전류가 흐른다.
$I_{2}=-\dfrac{9}{3+3+3}=-1\,\mathrm{A}$
$I=I_{1}+I_{2}=-2\,\mathrm{A}$
-1A: 두 전원 중 하나만 반영한 값이다.
1A: 한 전원만 반영하고 방향까지 반대로 잡은 값이다.
2A: 크기는 맞지만 전류 방향을 표시 방향으로 잘못 잡은 값이다.
-3A: 전류원의 3A가 모두 $R_{3}$ 쪽으로 온다고 본 값으로, $R_{1}$의 분류를 무시한 것이다.

이 회로는 병렬-직렬 귀환을 쓰는 전류 증폭기이다.
귀환저항 $R_{F}$는 $Q_{1}$의 이미터에서 출력 전류에 비례하는 전압을 받아, $Q_{2}$의 베이스 입력 노드로 전류를 되돌린다. 출력 쪽은 전류 검출(직렬), 입력 쪽은 전류 혼합(병렬)이다.
전압증폭기로 입력저항이 작아진다: 출력 전류를 검출해 입력 전류와 비교하므로 전압증폭기가 아니다.
귀환에 의해 입력저항이 커진다: 입력 쪽이 병렬 혼합이므로 입력저항은 작아진다.
귀환에 의해 출력저항이 작아진다: 출력 쪽이 직렬 검출이므로 출력저항은 커진다.
전류이득이 -1이다: 폐루프 전류이득의 크기는 $R_{F}$와 $R_{E2}$의 비로 정해지며 1로 고정되지 않는다.

이 회로는 NOR 뒤에 인버터가 붙은 구조로, OR 게이트이다.
왼쪽 단은 A, B의 PMOS가 직렬, NMOS가 병렬이므로 출력이 $\overline{A+B}$인 NOR이다. 오른쪽 단은 PMOS와 NMOS 한 쌍의 인버터이다.
$F=\overline{\overline{A+B}}=A+B$
AND 게이트: 왼쪽 단이 NAND여야 하므로 NMOS가 직렬이고 PMOS가 병렬이어야 한다.
NAND 게이트: 인버터 없이 NMOS 직렬, PMOS 병렬인 한 단으로 구성된다.
NOR 게이트: 왼쪽 단의 출력에 해당하지만, 인버터를 지나 반전되므로 최종 출력이 아니다.
XNOR 게이트: 입력이 같을 때 1이어야 하는데, 이 회로는 A=B=0이면 0을 출력한다.

동상신호제거비는 114 dB이다.
CMRR은 차동이득과 동상이득의 비를 데시벨로 나타낸 값이다.
공식: $\mathrm{CMRR}=20\log_{10}\dfrac{A_{d}}{A_{c}}$
이득 비: $\dfrac{50000}{0.1}=5\times10^{5}$
주어진 값으로 $\log_{10}5=1-\log_{10}2=0.7$ 이다.
대입: $20\log_{10}(5\times10^{5})=20\times(0.7+5)$
결과: $20\times5.7=114\,\mathrm{dB}$

A급 전력 증폭기의 이미터-베이스 접합은 역방향이 아니라 순방향 바이어스 상태이므로, 이 설명이 옳지 않다.
A급은 입력의 전 주기 동안 활성영역에서 동작해야 하므로, 이미터-베이스는 순방향, 컬렉터-베이스는 역방향으로 바이어스한다.
B급이 A급보다 효율이 좋음: 무신호 시 대기전류가 거의 없어 효율이 높으므로 옳다.
A급의 충실한 파형 재생: 전 주기를 증폭해 파형 잘림이 없으므로 옳다.
C급의 최고 효율과 RF 송신 출력단 사용: 도통 구간이 가장 짧아 효율이 높고 동조회로로 파형을 복원하므로 옳다.
A급의 높은 전력 소모: 신호가 없어도 바이어스 전류가 계속 흐르므로 옳다.

이 구조는 p형 기판 위에 만든 NMOS FET이다.
p형 실리콘에 소스와 드레인인 $\mathrm{n^{+}}$ 영역이 있고, 그 사이 위에 $\mathrm{SiO_{2}}$ 절연막과 Poly Si 게이트가 있다. 게이트에 +V를 걸면 절연막 아래에 n형 반전층이 생겨 두 영역을 잇는다.
NPN BJT: n-p-n 층이 이미터, 베이스, 컬렉터를 이루는 소자로, 게이트 절연막이 없다.
PNP BJT: p-n-p 층으로 된 접합 트랜지스터로, 그림의 도핑 구조와 반대이다.
N-채널 JFET: 게이트가 절연막이 아닌 pn 접합으로 채널을 제어하는 소자이다.
PMOS FET: n형 기판에 $\mathrm{p^{+}}$ 소스와 드레인을 두는 구조로, 그림과 반대이다.