다음 CMOS(Complementary Metal-Oxide-Semic… | [국회직 9급 전자공학개론] 19년 1회차 기출문제 상세 페이지

구현되는 논리식은 $Y=\overline{(A+C)B}$이다.
NMOS 풀다운망은 B 트랜지스터에 A와 C의 병렬 조합이 직렬로 연결되어 있어, $(A+C)B=1$일 때 출력이 접지로 내려간다.
PMOS 풀업망은 그 쌍대 구조로 A와 C의 직렬 경로에 B가 병렬이다. 따라서 $\bar{A}\bar{C}+\bar{B}=1$일 때 출력이 $V_{DD}$로 올라가며, 이 식은 풀다운 조건의 보수와 같다.
$\overline{(A+C)}\,\bar{B}$: 풀업 경로가 AND로 묶인 식으로, B=0이면 A와 C에 무관하게 켜지는 PMOS 경로를 반영하지 못한다.
$\bar{A}\bar{C}+B$: B의 보수가 빠져 있어 B=1일 때 출력이 1이 되지만, 회로의 B 쪽 PMOS는 B=0일 때 켜진다.
$\overline{AC}+\bar{B}$: A와 C를 직렬 NMOS로 본 식이지만 풀다운망에서 둘은 병렬이다.
$(\bar{A}+\bar{C})\bar{B}$: A=C=0이고 B=1이면 이 식은 0이지만 NMOS 경로가 끊겨 있어 그 입력에서 회로 출력은 1이다.