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1[7급 국가직 전자회로] 26년 1회차
다음과 같은 이상적인 연산증폭기를 이용한 회로에서 전압이득의
최댓값과 최솟값의 차는? (단, n채널 JFET의 게이트 입력전압은
0 [V]에서 차단전압 VGS(off)V_{GS(off)}까지 변화한다)

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해설

전압이득의 최댓값과 최솟값의 차는 10이다.

비반전 증폭기의 궤환 저항은 100 kΩ이고, 접지 측 저항은 10 kΩ과 (10 kΩ+JFET 채널)의 병렬이다.

게이트 0 V(JFET 도통, 채널 저항≈0): Rg=10∥10=5 kΩR_g=10\parallel 10=5\,\mathrm{k\Omega}, Av=1+1005=21A_v=1+\dfrac{100}{5}=21
게이트 VGS(off)V_{GS(off)}(JFET 차단): Rg=10 kΩR_g=10\,\mathrm{k\Omega}, Av=1+10010=11A_v=1+\dfrac{100}{10}=11

21−11=1021-11=10

  • 20은 비반전 이득의 1을 빼고 도통 시 저항비만 본 값이다.
  • 30, 40은 접지 측 저항 변화 폭을 과대하게 잡은 값으로 회로 저항과 맞지 않는다.

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