다음 회로에서 클록 신호가 0에서 1로 바뀔 때, S=0, R=1이면 … | [전자기사 필기] 17년 1회차 기출문제 상세 페이지

클록이 1이 되면 S=0, R=1 은 리셋 입력이므로 출력 Q 는 0이 된다.
그림은 S·Clock, R·Clock 을 받는 입력 NAND 두 개와 교차 결합된 NAND 래치로 이루어져 있다. 클록이 1일 때 위쪽 입력 NAND 출력은 $\overline{0\cdot 1}=1$, 아래쪽 입력 NAND 출력은 $\overline{1\cdot 1}=0$ 이다.
아래 래치 NAND 에 0 이 들어가므로 $\overline{Q}=1$, 위 래치 NAND 는 $\overline{1\cdot 1}=0$ 을 내어 $Q=0$ 이 된다.
오답 소거
1 은 S=1, R=0 일 때의 세트 상태 출력으로, 이번 입력의 추적 결과와 다르다.
-1 은 논리 회로 출력이 0 과 1 두 값만 가지므로 나올 수 없는 값이다.
변화 없음은 S=R=0 이어서 입력 NAND 출력이 모두 1 일 때의 유지 상태이며, 이번에는 아래쪽 입력 NAND 가 0 을 내므로 해당하지 않는다.