[9급 국가직 전자공학개론] 11년 1회차 기출문제 정답·해설 페이지

주파수변별기는 FM 복조에 쓰이는 회로로, PLL 주파수 합성기의 기본 구성 요소가 아니다.
PLL은 기준 신호와 귀환 신호의 위상 차를 검출해 VCO 주파수를 맞추는 폐루프이며, 주파수 합성기는 귀환 경로에 분주기를 넣어 원하는 주파수를 만든다.
전압제어발진기(VCO): 제어 전압에 따라 출력 주파수를 바꾼다.
위상검출기: 두 신호의 위상 차에 비례하는 오차 신호를 낸다.
저역통과필터: 오차 신호의 고주파 성분을 제거해 VCO 제어 전압을 만든다.

F와 같은 식은 $\overline{A}B+AC$이다.
첫째·셋째 항을 묶으면 $\overline{A}B(\overline{C}+C)=\overline{A}B$이다.
둘째·넷째 항을 묶으면 $AC(B+\overline{B})=AC$이다. 따라서 $F=\overline{A}B+AC$이다.

소비전력은 1,100 W이다.
유효전력: $P=V_{rms}I_{rms}\cos\theta$
대입: $P=220\times10\times\cos60^\circ=2200\times0.5=1100\,\mathrm{W}$
2,200 W는 피상전력(VA)이며 역률을 곱해야 소비전력이 된다.

플립플롭은 클록의 에지에서만 상태가 바뀌고, 래치는 제어 신호가 활성 레벨인 동안 입력을 따라간다.
둘의 본질적 차이는 트리거 방식이다. 래치도 인에이블(게이트) 신호에 동기되는 형태가 있으므로 동기 여부로 구분하는 것은 정확하지 않다.
입력이 0 또는 1일 때 토글된다는 구분은 근거가 없다(토글은 T·JK 동작의 문제이다).
플립플롭은 상승·하강 에지 어느 쪽으로도 설계할 수 있고, 래치는 에지가 아니라 레벨에서 동작한다.

스위칭 정전압 조정기는 고속 스위칭 때문에 잡음(리플·EMI)이 많은 것이 단점이므로, 잡음이 적다는 것은 장점이 아니다.
스위칭 방식은 트랜지스터를 완전 ON/OFF로 동작시켜 손실을 줄이는 대신, 스위칭 주파수 성분의 리플과 전자파 간섭이 생긴다. 잡음이 적은 것은 선형 조정기의 장점이다.
트랜지스터의 전력 손실이 작아 효율이 높다.
높은 스위칭 주파수 덕분에 변압기·인덕터를 작게 할 수 있다.
저전압에서도 큰 부하 전류를 효율적으로 공급할 수 있다.

출력 전압은 −18 V이다.
입력 측을 테브난 등가로 바꾸면 $V_{th}=11\times\dfrac{6}{2+6}=8.25\,\mathrm{V}$, $R_{th}=2\parallel6=1.5\,\mathrm{k\Omega}$이다.
반전 증폭기의 입력 저항은 $1.5+4=5.5\,\mathrm{k\Omega}$이므로
$V_0=-\dfrac{12}{5.5}\times8.25=-18\,\mathrm{V}$

출력은 입력이 +1 V일 때 0 V, −1 V일 때 −2 V인 구형파이다.
첫 연산증폭기는 반전 가산기로 $-(V_1+V_2)=-2V$를 낸다. 아래 경로는 다이오드와 전압 폴로어로 $\mathrm{V}_{2}$의 양의 부분만 통과시킨다.
마지막 반전 가산기는 R과 R/2 입력이므로 $V_0=-\left(A_1+2V_{buf}\right)$이다.
입력 +1 V: $V_0=-(-2+2\times1)=0$
입력 −1 V: $V_0=-(2+0)=-2\,\mathrm{V}$

안티몬(Sb)은 5가 도너 불순물이므로 넣으면 자유전자가 늘어 전기 전도성이 증가한다. 감소한다는 설명이 옳지 않다.
진성 실리콘에 5가 원소를 첨가하면 n형 반도체가 되어 캐리어 농도가 크게 늘어난다.
열에너지를 얻으면 일부 가전자가 공유결합을 끊고 자유전자가 된다.
실리콘은 4족 원소로 가전자가 4개이다.
진성 반도체에서는 열적으로 생성된 전자와 정공이 쌍으로 생기므로 수가 같다.

전류이득은 99이다.
베이스는 30 kΩ으로만 컬렉터 노드에 연결되어 있으므로 베이스 전류는 $I_B=\dfrac{6.3-3.3}{30\,\mathrm{k}}=0.1\,\mathrm{mA}$이다.
330 Ω에 흐르는 전류 $\dfrac{3.3}{330}=10\,\mathrm{mA}$는 컬렉터 전류와 베이스 전류의 합이므로 $I_C=10-0.1=9.9\,\mathrm{mA}$이다.
$\beta=\dfrac{9.9}{0.1}=99$

이 회로는 두 개의 안정한 상태를 갖는 회로(슈미트 트리거)이다.
출력이 $\mathrm{R}_{1}$·$\mathrm{R}_{2}$ 분압을 거쳐 비반전 단자로 돌아가는 정귀환 구조이므로, 출력은 양·음 포화(제너로 제한된 값) 중 하나에 머문다.
첨두값 검출: 입력의 최댓값을 저장할 커패시터가 없고, 출력은 두 포화값 중 하나뿐이다.
전압 추종: 부귀환이 아닌 정귀환이므로 출력이 입력을 따라가지 않고 문턱을 넘을 때만 상태가 바뀐다.
교류를 직류로 바꾸는 정류 소자(정류 다이오드·평활 C)가 없다.

요구되는 비트율은 약 30.72 Mbps이다.
1024가지 색상은 $2^{10}=1024$이므로 화소당 10비트가 필요하다.
$640\times480\times10\times10=30{,}720{,}000\,\mathrm{bps}\approx30.72\,\mathrm{Mbps}$

광섬유는 지름이 작지만 탭(분기)을 내기가 어렵고 접속에 정밀한 장비가 필요하므로, 탭을 내기 좋아 다루기 편리하다는 설명이 옳지 않다.
광섬유의 분기·접속은 융착 접속이나 광 커플러가 필요해 동축케이블보다 시공이 까다롭다.
대역폭이 매우 넓어 데이터 전송률이 높다.
빛으로 전송하므로 외부 전자기장의 간섭을 받지 않는다.
손실이 작아 리피터 간격을 길게 할 수 있어 리피터 수와 비용이 줄어든다.

특성은 $\mathrm{V}_{i}$ < 5 V에서 $\mathrm{V}_{o}$ = 5 V, $\mathrm{V}_{i}$ > 5 V에서 기울기 −1로 감소하는 곡선이다.
비반전 단자는 10 V를 R·R로 나눈 $5\,\mathrm{V}$이고, 가상단락으로 반전 단자도 5 V이다. 다이오드가 꺼져 있으면 $V_o=2\times5-V_i=10-V_i$이다.
다이오드는 출력 쪽이 애노드이므로 $V_o\gt5$, 즉 $V_i\lt5$이면 도통해 귀환 경로를 단락시키고 $V_o=5\,\mathrm{V}$로 고정된다.

채널 길이만 2배로 하면 P형·N형 MOS 모두 전류가 감소한다.
MOSFET 드레인 전류는 선형·포화 영역 모두 $\dfrac{W}{L}$에 비례한다. 예: 포화 영역 $I_D=\dfrac{1}{2}\mu C_{ox}\dfrac{W}{L}(V_{GS}-V_{th})^2$
다른 조건이 같으면 L이 2배일 때 전류는 절반이 되며, 이는 캐리어 종류(전자·정공)와 관계없이 같다.

역방향 전압으로 공핍층 두께를 바꿔 정전용량을 가변하는 다이오드는 버랙터 다이오드이다.
역방향 전압이 클수록 공핍층이 넓어져 접합 용량이 작아지므로, 전압으로 공진 주파수를 바꾸는 전자 동조 회로에 쓰인다.
터널 다이오드: 고농도 도핑으로 생기는 부성 저항을 이용한다.
제너 다이오드: 역방향 항복 전압을 정전압에 이용한다.
발광 다이오드: 순방향 재결합 시 빛을 방출한다.

출력은 0에서 시작해 입력이 양일 때 일정한 기울기로 감소하고, 음일 때 다시 0까지 증가하는 음(−) 쪽 삼각파이다.
이 회로는 $\mathrm{R}_{1}$-$\mathrm{C}_{f}$의 반전 적분기이며 $\mathrm{R}_{f}$는 직류 이득을 제한해 출력 포화를 막는 역할이다. $v_o=-\dfrac{1}{R_1C_f}\int v_i\,dt$
지수 곡선 파형: 적분기는 일정 입력 구간에서 직선 경사가 되어야 한다.
구형파 파형: 입력을 그대로 증폭한 모양으로 적분 동작이 아니다.
양(+) 쪽 삼각파: 반전 적분기이므로 양 입력에서 출력이 증가하지 않는다.

출력은 $V_o=V_i$이다.
비반전 단자가 $\mathrm{V}_{i}$에 직접 연결되어 있고 가상단락으로 반전 단자 전압도 $\mathrm{V}_{i}$이다.
$\mathrm{R}_{1}$ 양단이 모두 $\mathrm{V}_{i}$이므로 $\mathrm{R}_{1}$에 전류가 흐르지 않고, 연산증폭기 입력 전류도 0이므로 $\mathrm{R}_{2}$에도 전류가 없다. 따라서 출력은 반전 단자 전압과 같은 $\mathrm{V}_{i}$이다.

A·B를 각각 반전해 상대 입력과 NAND한 두 결과를 다시 NAND한 회로가 반가산기의 합(XOR)이다.
왼쪽 회로는 다중 이미터 입력 트랜지스터와 반전 트랜지스터로 된 NAND 게이트이다. 해당 회로는 $\overline{\overline{\overline{A}B}\cdot\overline{A\overline{B}}}=\overline{A}B+A\overline{B}=A\oplus B$이다.
$\overline{AB}$와 $\overline{\overline{A}\cdot\overline{B}}$를 NAND한 회로: XNOR이 된다.
$\overline{AB}$와 $\overline{\overline{A}B}$를 NAND한 회로: $AB+\overline{A}B=B$이다.
$\overline{\overline{A}B}$와 $\overline{A}$를 NAND한 회로: $\overline{A}B+A=A+B$이다.

옳지 않은 식은 $Y=\overline{C}+\overline{A}\,\overline{D}+C\overline{D}$이다.
맵에서 CD = 00·01 두 열 전체가 1이므로 $\overline{C}$, CD = 10 열은 AB = 11 칸만 0이다. CD' 항은 ABCD' 칸(0)까지 포함하므로 틀리다.
$\overline{C}+\overline{A}C\overline{D}+A\overline{B}\,\overline{D}$: CD = 10 열의 00·01·10 행을 정확히 덮는다.
$\overline{C}+\overline{A}C\overline{D}+A\overline{B}C\overline{D}$: 같은 칸을 덮는 옳은 식이다.
$\overline{C}+\overline{A}\,\overline{D}+\overline{B}C\overline{D}$: 역시 같은 칸만 덮어 옳다.

임펄스응답은 $h(t)=10\delta(t)+10(2e^{-5t}-14e^{-10t})u(t)$이다.
분자·분모를 10으로 나누면 $H=10\cdot\dfrac{s^2+3s}{s^2+15s+50}=10\left[1+\dfrac{-12s-50}{(s+5)(s+10)}\right]$이다.
부분분수: $\dfrac{-12s-50}{(s+5)(s+10)}=\dfrac{2}{s+5}-\dfrac{14}{s+10}$ (s = −5에서 $\dfrac{10}{5}=2$, s = −10에서 $\dfrac{70}{-5}=-14$)
역변환하면 상수항은 $10\delta(t)$, 나머지는 $10(2e^{-5t}-14e^{-10t})u(t)$이다.