그림과 같은 형태의 회로는 무슨 용도인가? | [철도신호기사 필기] 08년 2회차 기출문제 상세 페이지

입력측 버퍼와 출력측 버퍼 사이에 스위치 소자와 접지 커패시터가 놓인 이 구성은 SAMPLE AND HOLD 회로다.
앞단 연산증폭기는 출력을 반전입력으로 그대로 되먹인 전압 폴로어여서 입력 $V_{in}$ 을 임피던스 변환해 넘기고, 뒷단 폴로어도 같은 방식으로 커패시터에 저장된 전압을 부하로부터 분리해 $V_{out}$ 으로 내보낸다.
가운데 FET 스위치는 제어단자(그림의 −15 V 계통과 $V_{on}$ 단자)로 열고 닫히는데, 닫히면 커패시터가 입력값까지 충전되어 표본화(sample)가 이루어지고, 열리면 뒷단 폴로어의 높은 입력임피던스 덕분에 전하가 빠져나가지 않아 그 값이 유지(hold)된다.
다이오드로 최댓값만 잡아두는 피크 검출기나, 출력을 일정 레벨에서 잘라내는 리미터, 로그 특성 소자를 궤환에 쓰는 대수 증폭기와는 소자 구성이 다르다.