그림과 같은 ECL 회로의 논리출력은? (단, Y, Y' 는 출력단자) | [철도신호기사 필기] 13년 2회차 기출문제 상세 페이지

A·B가 들어가는 Q1·Q2가 병렬로 놓이고 기준전압을 받는 Q3와 이미터를 공유하는 전류전환형(차동쌍) ECL 게이트이므로, Q3쪽 컬렉터에서 뽑은 Y는 OR, 입력 트랜지스터쪽 컬렉터에서 뽑은 Y′는 NOR가 된다.
A와 B가 모두 낮은 상태이면 입력 트랜지스터가 차단되어 그쪽 컬렉터 저항에 전압강하가 없으므로 Y′는 높고, 대신 기준전압쪽 트랜지스터가 도통해 그쪽 컬렉터가 낮아져 Y는 낮다.
입력 중 하나라도 높아지면 공통 이미터 전류가 입력측으로 옮겨가 Y′는 낮아지고 기준전압쪽 트랜지스터가 차단되어 Y는 높아진다. 즉 Y는 입력의 논리합, Y′는 그 보수이다.
ECL은 트랜지스터를 포화시키지 않고 전류를 좌우로 옮기기만 하므로 지연이 짧고, 한 게이트에서 OR과 NOR 상보출력을 동시에 얻는 것이 구조적 특징이다. AND/NAND 쌍은 이 결선에서 직접 나오지 않는다.