그림과 같은 ECL회로의 논리출력 Y′는? | [철도신호기사 필기] 17년 2회차 기출문제 상세 페이지

정답은 NOR다. Y′는 입력 트랜지스터 Q₁·Q₂의 공통 컬렉터에서 뽑아낸 출력이기 때문이다.
그림의 회로는 입력 A를 받는 Q₁과 입력 B를 받는 Q₂를 병렬로 묶고, 기준전압 +VBB를 받는 Q₃와 함께 이미터 공통 차동 스위치를 이룬다. 공통 이미터는 저항을 거쳐 전원 단자에 연결되어 전류원처럼 동작하므로, 전류는 항상 어느 한쪽 가지로만 흐른다.
A와 B 중 하나라도 기준전압보다 높으면 그쪽 트랜지스터가 도통해 공통 컬렉터 저항에 전압강하가 생겨 Y′가 낮아지고, 둘 다 낮을 때에만 Y′가 높아진다. 즉 $Y' = \overline{A + B}$이다.
같은 이유로 Q₃의 컬렉터에서 뽑은 반대쪽 출력은 $Y = A + B$인 OR가 되며, ECL이 한 회로에서 OR와 NOR를 동시에 얻는 상보 출력 구조인 점이 이 문항의 요지다.