[9급 국가직 전자공학개론] 20년 1회차 기출문제 정답·해설 페이지

옳지 않은 설명은 전송 계층이 데이터의 암호화·압축을 수행한다는 것으로, 암호화·압축은 표현 계층의 기능이다.
전송 계층은 종단 간(end-to-end) 신뢰성 있는 전송을 맡아 분할·재조립, 흐름 제어, 오류 제어를 수행한다.
데이터링크 계층이 인접 노드 간 신뢰성 있는 통신(프레임 단위 오류·흐름 제어)을 담당한다는 설명은 옳다.
네트워크 계층이 라우팅으로 효율적인 경로를 지정한다는 설명은 옳다.
물리 계층이 전기적·기계적·물리적 인터페이스 특성을 정의한다는 설명은 옳다.

주어진 회로의 등가회로는 4 A 전류원과 8 Ω 저항이 병렬인 노턴 등가회로이다.
등가저항: 전압원은 단락, 전류원은 개방하면 $R_{th}=(5\parallel20)+4=4+4=8\,\mathrm{\Omega}$
개방전압: 가운데 마디 전압을 V라 하면 $\dfrac{V-25}{5}+\dfrac{V}{20}=3$ → $V=32\,\mathrm{V}$이고, 출력단이 열려 있어 4 Ω에는 전류가 없으므로 $V_{th}=32\,\mathrm{V}$
노턴 전류: $I_N=\dfrac{V_{th}}{R_{th}}=\dfrac{32}{8}=4\,\mathrm{A}$, 즉 32 V·8 Ω 테브난 회로와 같은 회로이다.
2.5 A 전류원과 4 Ω 병렬: 등가저항이 8 Ω이 아니다.
16 V 전압원과 4 Ω 직렬: 등가저항과 개방전압이 모두 다르다.
20 V 전압원과 8 Ω 직렬: 등가저항은 맞지만 개방전압이 32 V가 아니다.

출력 Y는 $t_{5}$에서 1이 되고 $t_{9}$에서 0으로 돌아가는 파형이다.
Reset 입력에 버블이 있으므로 액티브 로우 비동기 리셋이며, $t_{4}$ 이전 Reset=0 구간에서는 클록과 관계없이 Y=0이다. 클록 입력에는 버블이 없으므로 상승 에지($t_{1}$, $t_{5}$, $t_{9}$)에서 D=X 값을 저장한다.
$t_{1}$: 리셋 중이므로 Y=0
$t_{5}$: X=1 → Y=1
$t_{9}$: X=0 → Y=0 ($t_{10}$~$t_{12}$의 X 펄스는 다음 상승 에지 전에 끝나 반영되지 않음)
$t_{4}$에서 1이 되는 파형: Reset 해제 순간에는 클록 에지가 없으므로 Y가 바뀌지 않는다.
$t_{4}$~$t_{6}$, $t_{10}$~$t_{12}$에 펄스가 있는 파형: 출력이 상승 에지가 아닌 시점($t_{4}$, $t_{6}$, $t_{10}$, $t_{12}$)에 바뀌므로 상승 에지 트리거 동작과 맞지 않는다.
$t_{10}$ 이후 계속 1인 파형: $t_{10}$은 상승 에지가 아니므로 그 시점에 X가 저장되지 않는다.

옳은 설명은 그레이 코드의 MSB는 대응하는 2진 코드의 MSB와 항상 같다는 것이다.
2진 코드를 그레이 코드로 바꿀 때 $G_{n-1}=B_{n-1}$, $G_i=B_{i+1}\oplus B_i$이므로 최상위 비트는 그대로 내려오고 나머지 비트만 인접 비트의 XOR로 정해진다.
ASCII 코드는 표준이 7비트(패리티를 붙이면 8비트) 코드이므로 12비트가 아니다.
CRC는 생성 다항식 나눗셈의 나머지로 전송 블록 전체의 오류, 특히 연집(버스트) 오류를 검출하는 방식이며 MSB 오류 검출용이 아니다.
BCD 코드는 10진수 한 자리를 4비트로 나타내므로 8비트 크기가 아니다.

출력전압은 $\mathrm{V}_{OUT}$=10.2 V, 최대 부하전류는 $\mathrm{I}_{L}$=70 mA이다.
출력전압: 연산증폭기 비반전 입력은 제너 전압 5.1 V이고 $\mathrm{R}_{1}$·$\mathrm{R}_{2}$ 분압이 반전 입력으로 귀환되므로
$V_{OUT}=5.1\left(1+\dfrac{R_1}{R_2}\right)=5.1\left(1+\dfrac{10}{10}\right)=10.2\,\mathrm{V}$
최대 전류: Q2는 10 Ω 전류감지 저항 양단 전압이 $\mathrm{V}_{BE}$=0.7 V에 이르면 켜져 Q1 베이스 전류를 우회시키는 전류 제한 회로이므로
$I_{L(max)}=\dfrac{0.7\,\mathrm{V}}{10\,\mathrm{\Omega}}=70\,\mathrm{mA}$
$\mathrm{V}_{OUT}$=5.1 V인 조합: 분압 귀환에 의한 비반전 증폭(2배)을 빠뜨린 값이다.
$\mathrm{I}_{L}$=140 mA인 조합: 전류 제한은 0.7 V/10 Ω으로 정해지므로 140 mA까지 흐를 수 없다.

다이오드는 역바이어스로 차단되어 $\mathrm{V}_{D}$=−15 V, $\mathrm{I}_{D}$=0이다.
다이오드를 개방했다고 보고 양단 전위를 구하면, 양극 쪽은 10 V 전원이 10 Ω 두 개로 분압되어 $V_A=10\times\dfrac{10}{10+10}=5\,\mathrm{V}$, 음극 쪽은 전류가 흐르지 않으므로 $V_K=20\,\mathrm{V}$이다.
$V_D=V_A-V_K=5-20=-15\,\mathrm{V}$로 음수이므로 이상적 다이오드는 꺼져 있고 전류는 0이다.
$\mathrm{V}_{D}$=−15, $\mathrm{I}_{D}$=1: 다이오드가 차단 상태이므로 전류가 흐를 수 없다.
$\mathrm{V}_{D}$=+15, $\mathrm{I}_{D}$=0: 양극 전위가 음극보다 낮으므로 극성이 반대다.
$\mathrm{V}_{D}$=+15, $\mathrm{I}_{D}$=1: 이상적 다이오드가 도통하면 양단 전압이 0이어야 하므로 성립하지 않는다.

옳지 않은 설명은 중간주파수 영역에서 전압이득이 증가하면 대역폭도 증가한다는 것이다.
증폭기는 대체로 이득-대역폭 곱이 일정하므로, 이득을 높이면 고역 3dB 주파수가 내려가 대역폭은 오히려 줄어든다(이득과 대역폭은 상충 관계).
고주파 영역의 이득 감쇄가 반도체 소자의 기생(접합) 커패시턴스 때문이라는 설명은 옳다.
저주파 영역의 이득 감쇄가 입출력 결합 커패시터 때문이라는 설명은 옳다.
중간 이득보다 3dB 낮아지는 저역·고역 주파수 $f_{L}$, $f_{H}$와 그 차이를 대역폭으로 정의한 설명은 옳다.

A＞B일 때 1이 되는 식은 F=$\mathrm{A}_{0}$$\mathrm{B}_{1}$′$\mathrm{B}_{0}$′+$\mathrm{A}_{1}$$\mathrm{B}_{1}$′+$\mathrm{A}_{1}$$\mathrm{A}_{0}$$\mathrm{B}_{0}$′이다.
상위 비트가 $\mathrm{A}_{1}$=1, $\mathrm{B}_{1}$=0이면 무조건 A＞B이고, 상위 비트가 같으면 $\mathrm{A}_{0}$=1, $\mathrm{B}_{0}$=0이어야 한다.
$F=A_1B_1'+(A_1B_1+A_1'B_1')A_0B_0'$
흡수 법칙으로 정리하면 $F=A_1B_1'+A_0B_1'B_0'+A_1A_0B_0'$가 되며, A＞B인 여섯 경우(A,B)=(1,0),(2,0),(3,0),(2,1),(3,1),(3,2)를 모두 덮고 다른 경우는 0이다.
$\mathrm{B}_{1}$′$\mathrm{B}_{0}$′ 항을 가진 식은 A=B=00일 때도 F=1이 되어 틀리다.
$\mathrm{A}_{0}$$\mathrm{B}_{1}$′$\mathrm{B}_{0}$ 항을 가진 식은 A=B=01일 때 F=1이 되어 틀리다.
$\mathrm{A}_{1}$′$\mathrm{A}_{0}$$\mathrm{B}_{0}$′ 항을 가진 식은 A=01, B=10(A＜B)일 때 F=1이 되어 틀리다.

BJT를 확실히 포화시키는 입력 구형파 진폭은 8 V이다.
포화 컬렉터 전류: $I_{C(sat)}=\dfrac{5-1.15-0.2}{1\,\mathrm{k\Omega}}=3.65\,\mathrm{mA}$ (LED 최소 전류 3.5 mA 이상)
최소 베이스 전류: $I_{B(min)}=\dfrac{3.65\,\mathrm{mA}}{100}=36.5\,\mu\mathrm{A}$
포화 전류의 2배를 쓰므로 $I_B=73\,\mu\mathrm{A}$
입력 진폭: $V_{in}=I_BR_B+V_{BE}=73\,\mu\mathrm{A}\times100\,\mathrm{k\Omega}+0.7=7.3+0.7=8\,\mathrm{V}$

옳지 않은 설명은 슬루율(SR)이 작을수록 출력전압을 빠르게 변화시킬 수 있다는 것이다.
슬루율은 출력전압의 최대 변화율 $SR=\left(\dfrac{dV_o}{dt}\right)_{max}$[V/μs]이므로 값이 클수록 출력이 빠르게 변하고, 작으면 큰 진폭·고주파 신호에서 파형이 일그러진다.
입력임피던스가 크고 출력임피던스가 작다는 설명은 옳다.
큰 전압이득을 얻기 위해 차동증폭단·이득단·출력단 등 여러 단으로 구성한다는 설명은 옳다.
내부 보상회로(보상 커패시터) 때문에 주파수가 높아질수록 전압이득이 감소한다는 설명은 옳다.

p채널 공핍형 MOSFET의 전달특성은 $\mathrm{V}_{GS}$=0에서 $\mathrm{I}_{DSS}$가 흐르고, 양(+)의 $\mathrm{V}_{GS(off)}$에서 차단되며, 음(−)의 $\mathrm{V}_{GS}$ 쪽으로 갈수록 $\mathrm{I}_{D}$가 커지는 곡선이다.
공핍형은 채널이 미리 형성되어 있어 $\mathrm{V}_{GS}$=0에서도 드레인 전류가 흐른다. p채널이므로 게이트에 양 전압을 걸면 채널이 공핍되어 차단되고, 음 전압을 걸면 증가 모드로 전류가 더 커져 곡선이 $\mathrm{V}_{GS}$의 양·음 양쪽에 걸친다.
음의 $\mathrm{V}_{GS(th)}$보다 더 음으로 가야 전류가 흐르는 곡선($\mathrm{V}_{GS}$=0에서 $\mathrm{I}_{D}$=0)은 p채널 증가형이다.
양의 $\mathrm{V}_{GS(th)}$를 넘어야 전류가 흐르는 곡선은 n채널 증가형이다.
음의 $\mathrm{V}_{GS(off)}$에서 시작해 $\mathrm{V}_{GS}$=0의 $\mathrm{I}_{DSS}$에서 끝나는 곡선은 n채널 JFET(n채널 공핍 동작)의 특성이다.

옳지 않은 설명은 $\mathrm{V}_{s}$가 양이면 $\mathrm{V}_{out}$이 음, $\mathrm{V}_{s}$가 음이면 $\mathrm{V}_{out}$이 양이라는 것이다.
입력이 $\mathrm{R}_{x}$를 거쳐 반전 단자에, 출력이 $\mathrm{R}_{F}$·$\mathrm{R}_{1}$ 분압으로 비반전 단자에 양귀환되는 반전형 슈미트 트리거이다. 비반전 단자 전압 $V_+=\dfrac{R_1}{R_1+R_F}V_{out}$가 문턱전압이 되므로, 출력은 입력이 상위 문턱을 넘을 때 음으로, 하위 문턱 아래로 내려갈 때 양으로 바뀌고 두 문턱 사이에서는 이전 상태를 유지한다. 따라서 입력의 부호만으로 출력 부호가 정해지지 않는다.
잡음이 섞인 신호에서 깨끗한 펄스 구형파를 얻을 수 있다는 설명은 옳다.
전압전달특성에 히스테리시스가 있는 비교기의 일종이라는 설명은 옳다.
주어진 회로가 반전형 슈미트 트리거로 동작한다는 설명은 옳다.

옳지 않은 설명은 저주파 성분의 신호대잡음비를 개선하기 위한 회로라는 것이다.
FM 복조 출력의 잡음은 주파수가 높을수록 커지므로 신호의 고주파 성분에서 신호대잡음비가 나빠진다. 송신 측에서 고역을 미리 강조하고 수신 측에서 고역을 원래대로 낮추면 그 과정에서 고역 잡음도 함께 줄어든다.
프리엠퍼시스회로는 FM 변조기 앞단에, 디엠퍼시스회로는 복조기 뒷단에 둔다는 설명은 옳다.
고역을 올리는 프리엠퍼시스는 HPF, 고역을 낮추는 디엠퍼시스는 LPF에 해당한다는 설명은 옳다.
프리엠퍼시스가 신호파의 일부(고역)를 의도적으로 강화한다는 설명은 옳다.

출력전압의 최댓값과 최솟값은 +8 V와 −8 V이다.
출력이 2.5 kΩ·1.5 kΩ로 분압되어 비반전 입력에 걸리므로 $V_+=V_{out}\times\dfrac{1.5}{2.5+1.5}=0.375\,V_{out}$이다. 반전 입력과 출력 사이의 제너 쌍은 한쪽이 4.3 V로 항복하고 다른 쪽이 0.7 V로 순방향 도통하여 양단 전압을 5 V로 제한하며, 이때 가상단락으로 $V_-=V_+$이다.
$|V_{out}-V_-|=5$ → $|V_{out}|(1-0.375)=5$ → $|V_{out}|=8\,\mathrm{V}$
±1.4 V: 두 다이오드의 순방향 전압만 더한 값으로 제너 항복을 반영하지 않았다.
±5 V: 제너 쌍 전압만 본 값으로 비반전 입력의 분압 귀환을 반영하지 않았다.
±10 V: 계산된 한계 8 V를 넘는 값이다.

옳지 않은 것은 ㉡을 0 1로 쓴 것이며, ㉡의 올바른 다음상태는 1 0이다.
회로에서 JK 입력식을 읽으면 $J_A=B,\ K_A=x'B,\ J_B=x',\ K_B=A\oplus x$이고, x=0인 네 행(00→01, 01→11, 10→11, 11→00)이 이 식과 맞는다.
㉡은 A=0, B=1, x=1이므로 $J_A=1,\ K_A=0$으로 A는 1로 세트되고, $J_B=0,\ K_B=1$로 B는 0으로 리셋되어 다음상태는 1 0이다.
㉠(A=0, B=0, x=1): $\mathrm{J}_{A}$=$\mathrm{K}_{A}$=0으로 A=0 유지, $\mathrm{J}_{B}$=0·$\mathrm{K}_{B}$=1로 B=0 → 0 0으로 맞다.
㉢(A=1, B=0, x=1): $\mathrm{J}_{A}$=$\mathrm{K}_{A}$=0으로 A=1 유지, $\mathrm{J}_{B}$=$\mathrm{K}_{B}$=0으로 B=0 유지 → 1 0으로 맞다.
㉣(A=1, B=1, x=1): $\mathrm{J}_{A}$=1·$\mathrm{K}_{A}$=0으로 A=1, $\mathrm{J}_{B}$=$\mathrm{K}_{B}$=0으로 B=1 유지 → 1 1로 맞다.

네 회로는 모두 F=A⊕B(XOR)를 구현하므로 ㄱ, ㄴ, ㄷ, ㄹ의 논리함수식이 모두 같다.
ㄱ: 첫 NAND 출력 $(AB)'$를 이용한 NAND 4개 구성으로 $F=A(AB)'+B(AB)'=(A+B)(A'+B')=A\oplus B$
ㄴ: $F=(AB)'(A+B)=A'B+AB'=A\oplus B$
ㄷ: 위 전송 게이트는 A=0일 때 B를, 아래 전송 게이트는 A=1일 때 B′을 출력으로 보내므로 $F=A'B+AB'$
ㄹ: A=0이면 전송 게이트가 켜져 F=B이고, A=1이면 전송 게이트가 꺼진 채 B=0일 때 pMOS가 A(=1)를, B=1일 때 nMOS가 A′(=0)을 출력에 연결해 F=B′이므로 역시 $F=A\oplus B$

옳지 않은 설명은 발진주파수를 $\mathrm{C}_{1}$과 $\mathrm{C}_{2}$의 직렬 합성용량으로 구한 것이다.
이 회로는 컬렉터 쪽의 L과 $\mathrm{C}_{3}$·$\mathrm{C}_{4}$가 π형 귀환망을 이루는 콜피츠 발진기이다. $\mathrm{C}_{1}$은 귀환 신호의 결합용, $\mathrm{C}_{2}$는 이미터 바이패스용이라 공진에 관여하지 않으므로 $f_o=\dfrac{1}{2\pi\sqrt{L\dfrac{C_3C_4}{C_3+C_4}}}$이다.
$\mathrm{C}_{1}$이 출력 측 교류 신호를 베이스로 되돌리는 AC 결합 커패시터라는 설명은 옳다.
$\mathrm{R}_{1}$·$\mathrm{R}_{2}$가 CE 회로 동작점을 정하는 전압분배 바이어스라는 설명은 옳다.
RFC가 발진주파수에서 매우 큰 임피던스를 가져 교류 신호가 전원 쪽으로 새지 않게 한다는 설명은 옳다.

DC 동작점의 컬렉터-이미터 전압은 $\mathrm{V}_{CE}$=8.7 V이다.
$\beta R_E\gg R_2$이므로 베이스 전류를 무시한 전압분배 바이어스로 계산한다(DC에서는 $\mathrm{C}_{3}$가 개방).
$V_B=12\times\dfrac{4}{20+4}=2\,\mathrm{V}$
$V_E=2-0.7=1.3\,\mathrm{V}$, $I_E=\dfrac{1.3}{650}=2\,\mathrm{mA}\approx I_C$
$V_{CE}=12-I_C(R_C+R_E)=12-2\,\mathrm{mA}\times1.65\,\mathrm{k\Omega}=12-3.3=8.7\,\mathrm{V}$

게이트 펄스는 b와 e 시점에 인가된다.
SCR이 꺼져 있으면 입력 전압이 모두 SCR에 걸려 실선 $\mathrm{V}_{AK}$가 입력을 따르고, 게이트 펄스로 턴온되는 순간 $\mathrm{V}_{AK}$≈0이 되며 전압이 R로 넘어가 점선 $\mathrm{V}_{R}$이 입력을 따른다. 그림에서 실선이 점선으로 바뀌는 점이 양의 반주기의 b와 e이다.
c~d 음의 반주기는 역바이어스라 게이트 펄스가 있어도 켜지지 않으며, SCR은 전류가 0이 되는 c와 f에서 스스로 꺼진다.
a~b와 d~e에 걸친 넓은 펄스: a·d 직후부터 게이트 전류가 있어 곧바로 턴온되므로 $\mathrm{V}_{AK}$가 b·e까지 입력을 따라갈 수 없다.
c 직후와 d 직전의 펄스: 역바이어스 구간이라 턴온되지 않는다.
a~b 사이·c 직후·d 직전의 펄스: a 부근 펄스로 b보다 먼저 턴온되고, 나머지 두 펄스는 역바이어스 구간이다.

바이패스 커패시터가 있을 때의 전압이득(크기)은 245이다.
$\mathrm{C}_{3}$가 없을 때: $|A_v|\approx\dfrac{R_C}{r_e+R_E}$
$4.9=\dfrac{5\,\mathrm{k\Omega}}{r_e+1\,\mathrm{k\Omega}}$ → $r_e+1000=1020.4$ → $r_e\approx20.4\,\mathrm{\Omega}$
$\mathrm{C}_{3}$가 있을 때: 이미터 저항이 교류적으로 접지되어
$|A_v|\approx\dfrac{R_C}{r_e}=\dfrac{5000}{20.4}\approx245$