16년 1회차

이 특성은 터널 다이오드의 곡선이며, 터널 다이오드는 발진기 회로에 쓰인다.

순방향 전압을 높일 때 전류가 봉우리를 지난 뒤 오히려 줄어드는 부성저항 구간이 나타난다. 이 구간이 회로의 손실을 상쇄하므로 발진에 이용할 수 있다.

• FM변조용 버랙터 다이오드: 역바이어스에서 접합 용량이 변하는 성질을 쓰는 소자로, 이런 곡선을 보이지 않는다.
• 정전압용 제너 다이오드: 역방향 항복 구간의 일정한 전압을 쓰는데, 그림의 역방향 쪽에는 항복 특성이 없다.
• 핀 다이오드: 진성층을 끼운 구조의 소자로, 순방향에서 전류가 줄어드는 구간을 특징으로 하지 않는다.
• 발광 다이오드: 순방향 전류로 빛을 내는 광소자로, 그림과 같은 부성저항 구간이 없다.

주어진 신호는 $t=1$에서 올라가 $t=2$에서 내려오는 높이 1의 사각 펄스이므로 변환 결과는 $F(s)=\dfrac{e^{-s}}{s}-\dfrac{e^{-2s}}{s}$이다.

펄스는 지연된 단위 계단 함수 두 개의 차로 쓸 수 있다.
$f(t)=u(t-1)-u(t-2)$

시간 이동 정리에 따라 $u(t-a)$의 변환은 $\dfrac{e^{-as}}{s}$이고, $a=1$과 $a=2$를 대입해 빼면 위 결과가 나온다.

• $e^{-s}-e^{-2s}$는 임펄스 $\delta(t-1)-\delta(t-2)$의 변환으로, 계단 함수에 필요한 $\dfrac{1}{s}$이 빠져 있다.
• $\dfrac{1}{s+1}-\dfrac{1}{s+2}$는 감쇠 지수 함수 $e^{-t}-e^{-2t}$의 변환이다.
• $\dfrac{e^{-s}}{s+1}-\dfrac{e^{-2s}}{s+2}$는 시간 이동된 감쇠 지수 함수의 변환이지 일정한 높이의 펄스가 아니다.
• $\dfrac{1}{s-1}-\dfrac{1}{s-2}$는 증가 지수 함수 $e^{t}-e^{2t}$의 변환이다.

공통 소스 증폭기의 전압이득은 드레인 쪽 교류 부하로 정해지며, 그 값은 -20이다.

커패시터는 교류에서 단락이므로 드레인 저항과 부하가 병렬로 보인다.

$R_{L}'=20\,\mathrm{k\Omega}\parallel 10\,\mathrm{k\Omega}=\dfrac{20}{3}\,\mathrm{k\Omega}$
$A_{v}=-g_{m}R_{L}'=-3\,\mathrm{mS}\times\dfrac{20}{3}\,\mathrm{k\Omega}=-20$

• -60: 부하를 빼고 드레인 저항만 넣은 값이다.
• -30: 부하 저항만 넣고 드레인 저항을 뺀 값이다.

이 회로는 다이오드 OR 뒤에 트랜지스터 인버터를 붙인 NOR 게이트이다.

입력 중 하나라도 High이면 해당 다이오드가 도통해 베이스 전류가 흐르고, 트랜지스터가 포화되어 출력이 Low가 된다. 두 입력이 모두 Low일 때만 트랜지스터가 차단되어 출력이 High가 되므로 출력은 $\overline{A+B}$이다.

• AND: 두 입력이 모두 High일 때만 출력이 High여야 하지만, 이 회로는 그때 출력이 Low이다.
• OR: 입력이 High일 때 출력도 High여야 하지만, 이 회로는 인버터 때문에 반전된다.
• NAND: 입력 하나만 High일 때 출력이 High여야 하지만, 이 회로는 Low이다.
• EX-OR: 두 입력이 모두 Low이면 출력이 Low여야 하지만, 이 회로는 High이다.

이 회로는 차동증폭기이며, 출력은 $K\left(\dfrac{1+2K}{4+K}V_{2}-2V_{1}\right)$이다.

이상적 연산증폭기의 가상단락 $V_{+}=V_{-}$를 쓴다. 비반전 단자는 분압, 반전 단자는 중첩으로 구한다.
$V_{+}=\dfrac{KR}{4R+KR}V_{2}=\dfrac{K}{4+K}V_{2}$
$V_{-}=\dfrac{2KR\,V_{1}+R\,V_{o}}{R+2KR}=\dfrac{2KV_{1}+V_{o}}{1+2K}$

두 식을 같게 놓고 정리한다.
$V_{o}=(1+2K)\dfrac{K}{4+K}V_{2}-2KV_{1}=K\left(\dfrac{1+2K}{4+K}V_{2}-2V_{1}\right)$

• 괄호 안 $V_{1}$ 계수가 1인 식: 반전 입력의 이득은 $-\dfrac{R_{2}}{R_{1}}=-2K$이므로 맞지 않는다.
• $V_{2}$ 계수가 $\dfrac{1+K}{2+K}$인 식: 분자의 $1+2K$와 분모의 $4+K$가 모두 다르다.
• $V_{2}$ 계수가 $\dfrac{4+K}{1+2K}$인 식: 분자와 분모가 뒤집혔다.
• $V_{2}$ 계수가 $\dfrac{1+2K}{2+K}$인 식: $R_{3}$를 $2R$로 잘못 넣은 값이다.

부궤환 회로의 특징으로 옳은 것은 대역폭이 넓어진다는 설명이다.

출력의 일부를 입력과 역위상으로 되돌리면 폐루프 이득이 $A_f=\dfrac{A}{1+A\beta}$ 로 줄어든다. 대신 이득-대역폭 곱이 거의 일정하게 유지되어 대역폭은 약 $(1+A\beta)$ 배로 넓어진다.

• 이득이 증가한다: 틀렸다. 이득은 $\dfrac{1}{1+A\beta}$ 배로 감소한다.
• 안정도가 감소한다: 틀렸다. 소자 특성이 변해도 폐루프 이득의 변동이 작아져 안정도는 향상된다.
• 왜율이 증가한다: 틀렸다. 증폭기 내부에서 생긴 비선형 왜곡이 궤환으로 억제되어 왜율은 감소한다.
• 잡음이 증가한다: 틀렸다. 증폭기 내부에서 발생한 잡음도 궤환으로 억제되어 감소한다.

두 유전체가 극판 사이에 두께 방향으로 겹쳐 있으므로 직렬 커패시터이고, 합성 정전용량은 $1.6\,\mathrm{F}$이다.

공식: 평행판의 정전용량은 $C=\dfrac{\epsilon S}{l}$이다.
발문에 주어진 값을 대입: $C_{1}=\dfrac{0.8\times 50}{5}=8\,\mathrm{F}$, $C_{2}=\dfrac{0.4\times 50}{10}=2\,\mathrm{F}$

결과: $C=\dfrac{C_{1}C_{2}}{C_{1}+C_{2}}=\dfrac{8\times 2}{8+2}=1.6\,\mathrm{F}$
직렬 합성값은 작은 쪽 용량보다 작다는 점으로도 범위를 확인할 수 있다.

검산: 합성식 $C=\dfrac{S}{l_{1}/\epsilon_{1}+l_{2}/\epsilon_{2}}=\dfrac{50}{6.25+25}=1.6\,\mathrm{F}$로도 같은 값이 나온다.

출력을 인덕터 양단에서 얻는 직렬 LC 분압 회로이므로 전달함수는 $\dfrac{s^{2}}{s^{2}+\frac{1}{LC}}$이다.

s 영역 임피던스는 인덕터 $sL$, 커패시터 $\dfrac{1}{sC}$이다.

$H(s)=\dfrac{sL}{sL+\frac{1}{sC}}=\dfrac{s^{2}LC}{s^{2}LC+1}=\dfrac{s^{2}}{s^{2}+\frac{1}{LC}}$

• $\dfrac{\frac{1}{LC}}{s^{2}+\frac{1}{LC}}$: 출력을 커패시터 양단에서 얻을 때의 저역통과형 식이다.
• $\dfrac{s^{2}}{s^{2}+LC}$: 극의 위치가 공진 조건 $s^{2}=-\frac{1}{LC}$와 맞지 않는다.
• $\dfrac{s^{2}}{s^{2}+\frac{L}{C}}$: 상수항의 차원이 $\frac{1}{LC}$가 아니어서 공진 조건과 맞지 않는다.
• $\dfrac{\frac{L}{C}}{s^{2}+\frac{L}{C}}$: 분모 상수항이 공진 조건과 맞지 않고, 인덕터 출력의 고역통과 형태도 아니다.

진리표는 반가산기이므로 S는 XOR 게이트, C는 AND 게이트로 만든 회로가 맞다.

S는 두 입력이 다를 때만 1이므로 $S=X\oplus Y$이고, C는 둘 다 1일 때만 1이므로 $C=XY$이다.

• S를 XNOR, C를 AND로 만든 회로: S가 입력이 같을 때 1이 되어 표와 반대이다.
• S를 XOR, C를 NAND로 만든 회로: C가 입력이 모두 1일 때만 0이 되어 표와 반대이다.
• S를 XNOR, C를 NAND로 만든 회로: S와 C가 모두 반전된다.
• S를 NOR, C를 AND로 만든 회로: S가 입력이 모두 0일 때만 1이 되어 표와 맞지 않는다.

이 회로는 CR 3단 위상천이 발진기이며, 발진주파수는 $\dfrac{1}{2\pi\sqrt{6}\,RC}$, $R_{F}/R$의 최솟값은 29이다.

직렬 C와 접지 R로 된 3단 회로망은 특정 주파수에서 위상을 180° 돌리고 신호를 1/29로 줄인다. 반전 증폭기의 180°와 합쳐 위상 조건을 채운다.

바르크하우젠 조건에서 루프 이득이 1 이상이어야 하므로 $\dfrac{R_{F}}{R}\ge 29$이다.

• 주파수 $\dfrac{\sqrt{6}}{2\pi RC}$, 최솟값 3: 주파수는 R과 C의 위치를 맞바꾼 회로망의 값이고, 3은 빈 브리지 발진기의 이득 조건이다.
• 주파수 $\dfrac{\sqrt{6}}{2\pi RC}$, 최솟값 29: 이득 조건은 맞지만 주파수가 R과 C의 위치를 맞바꾼 회로망의 값이다.
• 주파수 $\dfrac{1}{2\pi\sqrt{6}\,RC}$, 최솟값 3: 주파수는 맞지만 이득 조건이 빈 브리지 발진기의 값이다.
• 주파수 $\dfrac{1}{2\pi RC}$, 최솟값 3: 주파수와 이득 조건이 모두 빈 브리지 발진기의 값이다.

공통 컬렉터 증폭기의 설명으로 옳지 않은 것은 입력임피던스가 낮다는 내용이다. 이 증폭기는 입력임피던스가 높고 출력임피던스가 낮다.

베이스에서 본 입력저항은 $R_i\approx\beta(r_e+R_E)$ 로 커지고, 에미터에서 본 출력저항은 $r_e$ 수준으로 작다. 그래서 신호원과 부하 사이의 임피던스 변환(버퍼)에 쓰는 것이다.

• 입력전압과 출력전압의 크기가 거의 같다: 옳다. 전압이득이 1에 가깝다.
• 입력전압과 출력전압의 위상이 같다: 옳다. 에미터 전압이 베이스 전압을 그대로 따라가므로 동상이다.
• 출력임피던스가 매우 낮다: 옳다. 에미터 쪽에서 본 저항은 $r_e$ 에 베이스 쪽 신호원 저항의 약 $\dfrac{1}{\beta}$ 을 더한 정도로 작다.
• 에미터 폴로어라고도 한다: 옳다. 출력이 에미터에서 나오며 입력을 따라가기 때문에 붙은 이름이다.

구형파의 주파수는 250 kHz, 진폭은 10 mV이다.

한 주기는 수평 4칸이고, 기준선에서 윗변까지는 수직 2칸이다.

$T=4\times 1.0\,\mathrm{\mu s}=4\,\mathrm{\mu s}$
$f=\dfrac{1}{T}=\dfrac{1}{4\,\mathrm{\mu s}}=250\,\mathrm{kHz}$
$V=2\times 5\,\mathrm{mV}=10\,\mathrm{mV}$

• 200 kHz, 10 mV: 진폭은 맞지만 한 주기를 5칸으로 잘못 읽은 값이다.
• 200 kHz, 20 mV: 주기를 5칸으로 읽고, 위아래 전체 폭인 첨두간 전압을 진폭으로 잡은 값이다.
• 250 kHz, 20 mV: 주파수는 맞지만 첨두간 전압을 진폭으로 잡은 값이다.
• 400 kHz, 10 mV: 진폭은 맞지만 한 주기를 2.5칸으로 잘못 읽은 값이다.

직류드레인전압은 8.4 V, 교류출력전압은 3.3 V이다.

그림에 표기된 소자값으로는 보기에 있는 값이 나오지 않으므로 발문의 $R_{D}=33\,\mathrm{\Omega}$, $R_{L}=1\,\mathrm{M\Omega}$으로 계산한다. 게이트가 $R_{G}$로 접지되어 $V_{GS}=0$이므로 드레인 전류는 $I_{DSS}$이다.
$V_{D}=15-0.2\,\mathrm{A}\times 33\,\mathrm{\Omega}=8.4\,\mathrm{V}$

교류에서는 $R_{L}$이 $R_{D}$보다 훨씬 커서 교류 부하를 약 $33\,\mathrm{\Omega}$으로 본다.
$|A_{v}|=g_{m}R_{D}=0.2\,\mathrm{S}\times 33\,\mathrm{\Omega}=6.6$
$V_{out}=6.6\times 0.5\,\mathrm{V}=3.3\,\mathrm{V}$

• 8.4 V, 4.3 V: 직류드레인전압은 맞지만 교류출력전압이 계산값과 다르다.
• 7.6 V, 4.3 V: 두 값이 모두 계산값과 다르다.
• 7.6 V, 3.3 V: 교류출력전압은 맞지만 직류드레인전압이 계산값과 다르다.
• 7.6 V, 2.3 V: 두 값이 모두 계산값과 다르다.

don’t care를 1로 묶으면 논리식은 $B+D$로 간소화된다.

B가 1인 두 열(AB가 01, 11)은 1과 X뿐이므로 8칸이 묶여 $B$가 된다. D가 1인 두 행(CD가 01, 11)도 1과 X뿐이므로 8칸이 묶여 $D$가 된다.

0은 네 모서리, 곧 $B=0,\ D=0$인 칸에만 있어 $F'=B'D'$이고, 드모르간 법칙으로도 같은 결과가 나온다.

• $AC+BD$: AB가 01이고 CD가 00인 칸이 1인데 이 식은 0이다.
• $B'+D'$: AB가 00이고 CD가 00인 칸이 0인데 이 식은 1이다.
• $BD$: AB가 00이고 CD가 01인 칸이 1인데 이 식은 0이다.
• $B'D'$: 0인 칸을 묶은 식으로, 원함수의 보수이다.

R4는 부하 전류를 감지해 출력 단락 시 전류를 약 700 mA로 제한하는 저항이다.

부하 전류가 R4를 지나며 만든 전압이 Q3의 베이스-이미터 사이에 걸린다. 이 전압이 약 0.7 V에 이르면 Q3가 켜져 직렬 트랜지스터 Q2의 베이스 전류를 빼앗는다.

$I_{\max}=\dfrac{V_{BE}}{R_{4}}=\dfrac{0.7\,\mathrm{V}}{1\,\mathrm{\Omega}}=0.7\,\mathrm{A}$

• Q1 온도보상: Q1은 분압 전압과 기준전압을 비교하는 오차 증폭기이며, R4는 그 입력에 관여하지 않는다.
• Q2 바이어스 안정화: Q2의 베이스 전류는 R3로 공급된다.
• Q3 온도보상: R4는 Q3의 온도가 아니라 도통 시점을 정하는 감지 전압을 만든다.
• 출력전압 조절: 출력전압은 R1, R2 분압과 기준전압으로 정해진다.

에미터 바이패스 커패시터를 제거하면 전압이득이 감소한다.

커패시터가 있으면 에미터가 교류적으로 접지되어 이득은 $A_v\approx-\dfrac{R_C}{r_e}$ 이다.

제거하면 $R_E$ 가 교류 신호에도 남아 부궤환이 걸리고, 이득은 $A_v\approx-\dfrac{R_C}{r_e+R_E}$ 로 줄어든다.

• 베이스 입력임피던스가 낮아진다: 틀렸다. 에미터 저항이 교류에 나타나 입력임피던스는 $\beta(r_e+R_E)$ 로 높아진다.
• 회로가 불안정하게 동작한다: 틀렸다. 부궤환이 늘어 이득의 안정도는 오히려 좋아진다.
• 회로의 동작점이 위로 올라간다: 틀렸다. 커패시터는 직류를 통과시키지 않으므로 제거해도 직류 바이어스는 변하지 않는다.
• 회로의 동작점이 아래로 내려간다: 틀렸다. 같은 이유로 직류 동작점은 그대로이다.

옳은 설명은 ㄱ, ㄷ이다.

입력 쪽 R1-C1은 저역통과, 뒤쪽 C2-R2는 고역통과이므로 둘을 이으면 대역통과 필터가 된다.

• ㄱ (옳음): 낮은 주파수는 C2가, 높은 주파수는 C1이 막는 대역 통과 특성이다.
• ㄴ (틀림): $\dfrac{1}{2\pi R_{2}C_{2}}$는 고역통과단이 정하는 하측 차단주파수이다. 상측은 $f_{H}=\dfrac{1}{2\pi R_{1}C_{1}}$이다.
• ㄷ (옳음): 대역폭은 상측에서 하측을 뺀 값이다.

$f_{H}-f_{L}=\dfrac{1}{2\pi}\left(\dfrac{1}{R_{1}C_{1}}-\dfrac{1}{R_{2}C_{2}}\right)=\dfrac{1}{2\pi}\left(\dfrac{R_{2}C_{2}-R_{1}C_{1}}{R_{1}R_{2}C_{1}C_{2}}\right)$

등가전압은 1 V, 등가저항은 2/3 kΩ이다.

등가저항은 전압원을 단락, 전류원을 개방하고 출력 단자에서 본다.
$R_{Th}=(1+1)\,\mathrm{k\Omega}\parallel 1\,\mathrm{k\Omega}=\dfrac{2}{3}\,\mathrm{k\Omega}$

등가전압은 전류원이 연결된 마디를 $V_{a}$, 출력 마디를 $V_{b}$로 두고 전류 단위 mA, 저항 단위 kΩ으로 마디방정식을 세운다.
$(V_{a}-1)+(V_{a}-V_{b})=2$
$(V_{b}-V_{a})+V_{b}=0$
$V_{a}=2V_{b}$를 대입하면 $3V_{b}=3$, $V_{Th}=V_{b}=1\,\mathrm{V}$

풀다운망이 $A(B+C)$이므로 출력은 그 반전인 $Y=A'+B'C'$이다.

NMOS는 A가 (B, C 병렬)과 직렬이어서 $A(B+C)=1$일 때 Y를 0으로 끌어내린다. PMOS는 A가 (B, C 직렬)과 병렬이어서 $A'+B'C'=1$일 때 Y를 $V_{DD}$로 올린다.

드모르간 법칙으로 $\overline{A(B+C)}=A'+B'C'$이므로 두 망이 상보적으로 맞는다.

• $Y=A+BC$: 입력을 반전하지 않은 형태로, $A=B=1$이면 풀다운망이 켜져 Y가 0인데 이 식은 1이다.
• $Y=A(B+C)$: 풀다운 조건 자체로, CMOS 게이트의 반전을 빠뜨린 식이다.
• $Y=A'(B'+C')$: 직렬과 병렬을 맞바꾼 식이다.
• $Y=A+B+C$: 모든 입력이 0이면 Y가 0이어야 하지만 실제로는 1이다.

이 회로는 양쪽 클리퍼로, 출력은 $6.7\,\mathrm{V}$ 이상과 $-3.7\,\mathrm{V}$ 이하가 잘린다.

문제에 강하 값이 적혀 있지 않지만 보기의 차이가 $0.7\,\mathrm{V}$ 단위이므로 다이오드의 순방향 전압강하를 $0.7\,\mathrm{V}$로 본다.

$D_{1}$은 애노드가 출력 쪽, 캐소드가 $+6\,\mathrm{V}$ 쪽이므로 $V_{out}\geq 6+0.7=6.7\,\mathrm{V}$에서 도통해 양의 피크를 자른다.
$D_{2}$는 애노드가 $-3\,\mathrm{V}$ 쪽, 캐소드가 출력 쪽이므로 $V_{out}\leq -3-0.7=-3.7\,\mathrm{V}$에서 도통해 음의 피크를 자른다. 두 레벨 사이에서는 두 다이오드가 모두 차단되어 입력이 그대로 나온다.

• 상한 $6\,\mathrm{V}$, 하한 $-3\,\mathrm{V}$는 다이오드 강하를 무시한 값이다.
• 상한 $5.3\,\mathrm{V}$, 하한 $-2.3\,\mathrm{V}$는 강하를 양쪽 모두 반대 방향으로 적용한 값이다.
• 상한 $5.3\,\mathrm{V}$, 하한 $-3.7\,\mathrm{V}$는 하한은 맞지만 상한에서 강하를 반대로 적용했다.
• 상한 $6.7\,\mathrm{V}$, 하한 $-2.3\,\mathrm{V}$는 상한은 맞지만 하한에서 강하를 반대로 적용했다.