7급 국가직 전자회로 기출문제 전 회차를 한 권으로 — PDF 전자책(문제집·정답해설집)

21년 1회차

총 25문항 · 객관식 · A4 약 1장

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7급 국가직 전자회로 기출문제모두CBT · moducbt.com

21년 1회차

총 25문항 · 객관식 · 정답·해설 포함

문제 1

다음 RLC 회로가 공진주파수

f_r

에서 동작할 때, 발생하는 특징으로 옳지 않은 것은?

1저항 R 양단에 인가되는 전압이 최소가 된다.

2등가 임피던스가 최소이므로 회로에 흐르는 전류는 최대가 된다.

3인덕터 L과 커패시터 C의 직렬 연결 양단전압은 0 [V]이 된다.

4저항만 있는 등가회로로 전압과 전류의 위상차가 발생하지 않는다.

정답 및 해설

직렬 공진에서는 저항 양단 전압이 최대(전원전압과 같음)가 되므로 '저항 R 양단 전압이 최소'라는 설명이 옳지 않다.

공진주파수에서 $X_L=X_C$ 로 리액턴스가 상쇄되어 합성 임피던스가 R만 남는다. 따라서 전류가 최대이고 전원전압 전부가 R에 걸린다.

등가 임피던스 최소·전류 최대 — 임피던스가 R뿐이므로 옳다.
L과 C 직렬 양단전압 0 V — 두 전압이 크기는 같고 위상이 반대라 상쇄되므로 옳다.
전압·전류 위상차 없음 — 순저항 회로와 같아지므로 옳다.

문제 2

어떤 진폭 변조파가

v=(100+40\sin 600\pi t)\sin 10^6\pi t

[V]로 표시될 때, 피변조파의 반송파 전력

P_C

, 상측파 전력

P_U

, 하측파 전력

P_L

의 비율은?

P_C

P_U

P_L

11 : 0.2 : 0.2

21 : 0.22 : 0.22

31 : 0.4 : 0.4

41 : 0.04 : 0.04

정답 및 해설

반송파 전력에 대한 각 측파대 전력의 비는 $\dfrac{m^2}{4}$ 이므로 반송파 : 상측파 : 하측파 전력비는 1 : 0.04 : 0.04이다.

변조도는 반송파 진폭에 대한 신호 진폭의 비이다.
$m=\dfrac{40}{100}=0.4$

각 측파대 전력을 반송파 전력으로 나타낸다.
$P_U=P_L=\dfrac{m^2}{4}P_C=\dfrac{0.16}{4}P_C=0.04P_C$

측파 전력비를 0.4로 보는 경우는 변조도 자체를 전력비로 착각한 것이다.
측파 전력비를 0.2로 보는 경우는 측파 진폭비 $\dfrac{m}{2}$ 를 그대로 쓴 것으로, 전력은 진폭의 제곱에 비례한다.

문제 3

플립－플롭(flip-flop)의 클록(clock) 주파수가 25 [MHz]이고 클록 펄스 폭이 30 [ns]일 때, 듀티 사이클(duty cycle)[%]은?

125

250

375

4100

정답 및 해설

듀티 사이클은 한 주기 중 펄스가 차지하는 시간 비율로, 이 클록은 75 %이다.

주기를 먼저 구한다.
$T=\dfrac{1}{25\times10^{6}}\,\mathrm{s}=40\,\mathrm{ns}$

펄스 폭을 주기로 나눈다.
$D=\dfrac{30}{40}\times100=75\,\%$

25 %는 펄스가 없는 구간(10 ns)을 펄스 폭으로 잘못 본 값이다.
50 %는 펄스 폭과 휴지 구간이 같은 대칭 구형파일 때의 값이다.
100 %는 항상 High 상태로, 클록 펄스가 성립하지 않는다.

문제 4

그림 (a)의 단자

a

b

사이의 커패시턴스가 그림 (b)의

C_{eq}

와 등가인 것은?

C(1-K)

C(1+K)

\frac{C}{1-K}

\frac{C}{1+K}

정답 및 해설

반전 증폭기 입·출력 사이의 커패시터는 입력측에서 밀러 효과로 $C(1+K)$ 만큼 커져 보인다.

입력 전압을 $V_a$ 라 하면 출력은 $-KV_a$ 이므로 C 양단 전압은 $V_a(1+K)$ 이다.
입력 전류 $I=j\omega C(1+K)V_a$ 이므로 $C_{eq}=C(1+K)$ 이다.

$C(1-K)$ — 이득이 +K인 비반전 증폭기일 때의 결과다.
분수 형태 $\frac{C}{1\pm K}$ — 밀러 배율을 곱하지 않고 나눈 것으로, 이득이 클수록 입력 커패시턴스가 커지는 밀러 효과와 반대다.

문제 5

다음 회로에 대한 설명으로 옳지 않은 것은?

1전압 증폭률은 1보다 약간 작거나 대략 같다.

2공통－컬렉터 증폭기이다.

3입력신호와 출력신호의 위상차는 180도이다.

4낮은 저항값을 갖는 부하를 구동하기에 적당하다.

정답 및 해설

이 회로는 이미터에서 출력을 얻는 공통 컬렉터(이미터 팔로워)이므로 입·출력 위상은 같다. 위상차 180도라는 설명이 옳지 않다.

이미터 전압은 베이스 전압을 $V_{BE}$ 만큼 낮은 값으로 그대로 따라가므로 동위상이고 이득은 약 1이다.

전압 증폭률이 1보다 약간 작거나 같음 — 팔로워의 특징으로 옳다.
공통-컬렉터 증폭기 — 컬렉터가 교류 접지( $V_{CC}$ )이므로 옳다.
낮은 저항 부하 구동에 적당 — 출력 임피던스가 낮아 버퍼로 쓰이므로 옳다.

문제 6

다음 증가형 MOSFET 회로에서

V_{DS}

[V]는? (단,

V_{GS(th)}=2

[V]이고,

V_{GS(on)}

이 4 [V]일 때

I_{D(on)}=400

[mA]이다)

110

210.6

311.2

414

정답 및 해설

드레인 전류는 16 mA이고 $V_{DS}$ 는 14 V이다.

게이트 전압: $V_G=24\times\dfrac{10}{90+10}=2.4\,\mathrm{V}$ (소스 접지이므로 $V_{GS}=2.4\,\mathrm{V}$ )
상수: $K=\dfrac{I_{D(on)}}{(V_{GS(on)}-V_{GS(th)})^2}=\dfrac{400\,\mathrm{mA}}{(4-2)^2}=100\,\mathrm{mA/V^2}$

전류: $I_D=100\times(2.4-2)^2=16\,\mathrm{mA}$
전압: $V_{DS}=24-16\,\mathrm{mA}\times625\,\Omega=24-10=14\,\mathrm{V}$

10 V — 저항 강하 10 V를 $V_{DS}$ 로 착각한 값이다.
10.6 V, 11.2 V — 전류를 잘못 구했을 때 나오는 값으로 포화 전류식과 맞지 않는다.

문제 7

다음 소신호 증폭기의 입력 임피던스

R_i

와 출력 임피던스

R_o

에 가장 가까운 것은? (단, 베이스－이미터 간 교류 입력 저항

r_\pi=1

[kΩ], 교류 출력 저항

r_o=\infty

이다)

R_i

R_o

11 [kΩ] 4 [Ω]

24 [Ω] 1 [kΩ]

330 [Ω] 102 [kΩ]

4102 [kΩ] 30 [Ω]

정답 및 해설

이미터 팔로워이므로 입력 임피던스는 약 102 kΩ으로 크고, 출력 임피던스는 약 30 Ω으로 작다.

입력: $R_i=r_\pi+(\beta+1)R_E=1+101\times1=102\,\mathrm{k\Omega}$

출력: $R_o=R_E\parallel\dfrac{r_\pi+R_S}{\beta+1}=1\,\mathrm{k\Omega}\parallel\dfrac{3\,\mathrm{k\Omega}}{101}\approx28.8\,\Omega\approx30\,\Omega$

입력 1 kΩ — $r_\pi$ 만 본 값으로, 이미터 저항이 $(\beta+1)$ 배로 반사되는 것을 빠뜨렸다.
출력 1 kΩ — $R_E$ 만 본 값으로, 이미터 쪽에서 본 낮은 저항이 병렬로 들어가는 것을 빠뜨렸다.
입력 30 Ω·출력 102 kΩ — 입력과 출력 값을 서로 바꾼 것이다.

문제 8

그림 (a) 증폭회로의 소신호 전압증폭도

\frac{V_o}{V_i}

는? (단,

V_{BE}=0.7

[V],

V_T=26

[mV]이며, 소신호 등가회로는 그림 (b)와 같다)

149

251

398

4102

정답 및 해설

베이스가 접지되고 이미터로 입력하는 공통 베이스 증폭기로, 전압이득은 98이다.

바이어스: $I_E=\dfrac{0-0.7-(-4.7)}{2\,\mathrm{k\Omega}}=2\,\mathrm{mA}$
소신호 저항: $r_e=\dfrac{26\,\mathrm{mV}}{2\,\mathrm{mA}}=13\,\Omega$

이득: $\dfrac{V_o}{V_i}=\dfrac{\alpha R_C}{r_e}=\dfrac{0.98\times1300}{13}=98$ (입·출력 동위상)

49, 51 — 이미터 전류를 1 mA로 잘못 구해 $r_e$ 를 26 Ω으로 쓴 값이다.
102 — α를 곱하지 않고 나눈 값( $100\div0.98$ )이다.

문제 9

다음 증폭기 회로에서 출력전압

V_{out}

[V]은? (단, 연산증폭기는 이상적이다)

412

정답 및 해설

비반전 단자 전압이 8 V이고 가상단락으로 반전 단자도 8 V이므로 출력은 4 V이다.

비반전 단자: $V_+=12\times\dfrac{2}{1+2}=8\,\mathrm{V}$
반전 단자 전류: $\dfrac{10-8}{1\,\mathrm{k\Omega}}=2\,\mathrm{mA}$ (그대로 2 kΩ로 흐름)

출력: $V_{out}=8-2\,\mathrm{mA}\times2\,\mathrm{k\Omega}=4\,\mathrm{V}$ (출력단의 10 kΩ·1 kΩ 부하는 이상적 연산증폭기 출력에 영향 없음)

2 V — 반전 단자와 출력의 전위차(4 V)를 잘못 나누는 등 궤환 전류 계산을 틀린 값이다.
8 V — 비반전 단자 전압을 출력으로 착각한 값이다.
12 V — 전원 전압을 그대로 쓴 값이다.

문제 10

다음 MOSFET 회로가 포화영역에서 동작하고 있다고 할 때, 저항값

R_{in}

은? (단, 전달컨덕턴스는

g_m

, 소신호 출력저항은

r_{ds}

이다)

\frac{r_{ds}+R_d}{1+g_m r_{ds}}

(1+g_m r_{ds})R_d

\frac{1+g_m R_d}{g_m R_d}r_{ds}

\frac{1}{g_m}+\frac{R_d}{1+g_m r_{ds}}

정답 및 해설

게이트가 입력 단자에 묶인 구조로, 입력저항은 $\dfrac{r_{ds}+R_d}{1+g_m r_{ds}}$ 이다.

입력에 전압 $V$ 를 걸면 $v_{gs}=V$ , 드레인 전압 $V_D=V-IR_d$ 이다.
드레인 전류: $I=g_mV+\dfrac{V-IR_d}{r_{ds}}$

정리: $I\left(1+\dfrac{R_d}{r_{ds}}\right)=V\left(g_m+\dfrac{1}{r_{ds}}\right)$ 이므로 $R_{in}=\dfrac{r_{ds}+R_d}{1+g_m r_{ds}}$ 이다. $R_d=0$ 이면 다이오드 연결의 $\frac{1}{g_m}\parallel r_{ds}$ 로 돌아간다.

$(1+g_m r_{ds})R_d$ — 소스 저항 궤환에서의 출력저항 증가식과 혼동한 것이다.
$\frac{1+g_mR_d}{g_mR_d}r_{ds}$ — 차원은 맞으나 회로 방정식에서 나오지 않는다.
$\frac{1}{g_m}+\frac{R_d}{1+g_m r_{ds}}$ — 공통 게이트 입력저항 형태로, 게이트가 입력에 묶인 이 회로와 다르다.

문제 11

다음 회로에서 교류 전압이득

\left(\frac{V_{out}}{V_{in}}\right)

은

A_{V1}

이고, 점선 내의

C_2

를 제거했을 때의 교류 전압이득을

A_{V2}

라고 했을 때,

\frac{A_{V1}}{A_{V2}}

은? (단, 교류 출력 저항

r_o=\infty

, 교류 이미터 저항은

r_e

이다)

\frac{R_C}{r_e}

\frac{r_e+R_E}{r_e}

\frac{r_e}{r_e+R_E}

\frac{r_e+R_C}{r_e+R_E}

정답 및 해설

바이패스 커패시터가 있을 때와 없을 때 이득의 비는 $\dfrac{r_e+R_E}{r_e}$ 이다.

바이패스 있음: $R_E$ 가 교류 단락되어 $A_{V1}=-\dfrac{R_C}{r_e}$
바이패스 없음: $R_E$ 가 부궤환으로 작용해 $A_{V2}=-\dfrac{R_C}{r_e+R_E}$

비: $\dfrac{A_{V1}}{A_{V2}}=\dfrac{r_e+R_E}{r_e}$

$\frac{R_C}{r_e}$ — 바이패스 있을 때의 이득 크기 자체다.
$\frac{r_e}{r_e+R_E}$ — 비를 거꾸로 취한 값이다.
$\frac{r_e+R_C}{r_e+R_E}$ — 회로에서 나오지 않는 조합이다.

문제 12

다음 555 타이머 IC를 사용한 신호 발생기 회로에서 회로 이름과

V_x

의 파형으로 옳은 것은?

회로 이름 파형

1비안정(astable) 멀티바이브레이터 [그림]

2쌍안정(bistable) 멀티바이브레이터 [그림]

3비안정(astable) 멀티바이브레이터 [그림]

4쌍안정(bistable) 멀티바이브레이터 [그림]

정답 및 해설

트리거·임계 단자가 함께 커패시터에 연결되고 방전 트랜지스터로 반복 충·방전하므로 비안정(astable) 멀티바이브레이터이며, $V_x$ 는 지수함수 곡선으로 오르내리는 충·방전 파형이다.

커패시터는 $R_1+R_2$ 를 통해 $\frac{2}{3}V_{CC}$ 까지 충전되고, 방전 트랜지스터가 켜지면 $R_2$ 를 통해 $\frac{1}{3}V_{CC}$ 까지 방전한다. 사각파는 출력 $V_o$ 의 파형이다.

비안정 + 사각파 — 사각파는 $V_o$ 의 파형이지 커패시터 전압이 아니다.
쌍안정 + 지수 충·방전 곡선 — 외부 트리거 없이 스스로 반복 발진하므로 쌍안정이 아니다.
쌍안정 + 사각파 — 회로 이름과 파형 모두 맞지 않는다.

문제 13

다음 회로와 같은 동작을 하는 논리게이트는? (단,

V_a

V_b

는

V_{CC}

또는 0 [V] 크기를 갖는 논리 신호이다)

1OR

2AND

3NOR

4NAND

정답 및 해설

직렬 연결된 두 트랜지스터가 NAND를 만들고 뒤 트랜지스터가 이를 반전하므로 전체는 AND 게이트다.

$V_a$ , $V_b$ 가 모두 $V_{CC}$ 일 때만 두 트랜지스터가 모두 도통해 중간 노드가 Low가 된다. 그러면 $Q_3$ 가 차단되어 $V_o$ 는 High이다. 그 외에는 중간 노드가 High라 $Q_3$ 가 도통해 $V_o$ 가 Low이다.

OR — 하나만 High여도 출력이 High가 되어야 하나 그렇지 않다.
NOR — 직렬 구조는 병렬 구조와 달리 OR 계열이 아니다.
NAND — 중간 노드의 논리이며, $Q_3$ 에서 한 번 더 반전된다.

문제 14

다음 두 개의 논리회로에서 입력 A, B에 대한 출력

Y_1

Y_2

의 논리식으로 옳은 것은?

Y_1

Y_2

A+B

A\cdot B

A\cdot B

A+B

\overline{A}\cdot\overline{B}

A\cdot B

\overline{A}\cdot\overline{B}

A+B

정답 및 해설

$Y_1$ 은 CMOS NOR로 $\overline{A}\cdot\overline{B}$ , $Y_2$ 는 NAND 뒤에 인버터를 붙인 AND로 $A\cdot B$ 이다.

왼쪽 회로는 PMOS 2개가 직렬, NMOS 2개가 병렬이므로 $Y_1=\overline{A+B}=\overline{A}\cdot\overline{B}$ 이다.
오른쪽 회로는 PMOS 병렬·NMOS 직렬인 NAND 출력을 CMOS 인버터가 반전하므로 $Y_2=A\cdot B$ 이다.

$Y_1=A+B$ — NOR의 반전을 빠뜨린 것이다.
$Y_1=A\cdot B$ — 직렬 PMOS 구조를 AND로 오해한 것이다.
$Y_2=A+B$ — 직렬 NMOS 구조는 OR가 아니라 AND 계열이다.

문제 15

그림 (a)에 나타낸 정류회로의 출력

V_{out}

에 대한 파형이 그림 (b)와 같을 경우에 대한 설명으로 옳지 않은 것은? (단,

V_{in}

은 주기가 T인 교류신호이다)

T_1

동안 커패시터는 충전된다.

2커패시터 C 값이 클수록 리플(ripple) 전압의 크기가 커진다.

3부하저항

R_L

값이 클수록 리플 전압의 크기가 작아진다.

4정류기 전압이 피크전압 이하로 떨어지면, 커패시터가 부하를 통하여 방전하는 시간은

T_2

이다.

정답 및 해설

커패시터 C가 클수록 방전 시정수 $R_LC$ 가 커져 전압이 덜 떨어지므로 리플은 작아진다. 'C가 클수록 리플이 커진다'는 설명이 옳지 않다.

전파 정류의 리플은 근사적으로 $V_r\approx\dfrac{V_p}{2fR_LC}$ 로 C와 부하저항에 반비례한다.

$T_1$ 동안 충전 — 정류 전압이 출력보다 높아 다이오드가 도통하는 구간이므로 옳다.
$R_L$ 이 클수록 리플 감소 — 방전 전류가 줄어 옳다.
피크 이후 방전 시간 $T_2$ — 다이오드가 꺼지고 C가 부하로 방전하는 구간이므로 옳다.

문제 16

다음 승압형 정전압 조정기에 대한 설명으로 옳지 않은 것은? (단, 소자들은 이상적이고 정상상태에서 동작하며, 인덕터 전류는 연속이고 연산증폭기는 이상적이다)

1듀티비(duty ratio)는 0.75이다.

2인덕터(L) 값을 2배 증가시켜도 출력전압(

V_{out}

)은 변하지 않는다.

3스위치(

Q_1

)이 턴온(turn-on) 될 때, 다이오드(

D_1

)에 인가되는 역전압은 80 [V]이다.

4듀티비를 일정한 값으로 유지하면서, 동작 주파수를 변경하면 출력전압이 가변된다.

정답 및 해설

승압형 변환기의 출력은 듀티비만으로 결정되므로, 듀티비를 고정한 채 주파수를 바꿔도 출력전압은 변하지 않는다. 주파수 변경으로 출력이 가변된다는 설명이 옳지 않다.

연속 전류 모드: $V_{out}=\dfrac{V_{in}}{1-D}$ → $80=\dfrac{20}{1-D}$ → $D=0.75$

듀티비 0.75 — 위 식으로 확인되므로 옳다.
L을 2배로 해도 출력 불변 — 이상적 연속 모드에서 L은 리플만 바꾸므로 옳다.
스위치 도통 시 다이오드 역전압 80 V — 애노드가 0 V, 캐소드가 출력 80 V이므로 80 V로 옳다.

문제 17

그림 (a)에 주어진 카르노 맵을 그림 (b)의 NAND 게이트만으로 구현할 때, 그림 (b)의 입력 (가), (나)에 들어갈 것은?

(가) (나)

\overline{y}

\overline{x}

\overline{y}

\overline{x}

\overline{x}

\overline{y}

정답 및 해설

카르노 맵을 간략화하면 $F=\overline{w}\,\overline{y}+\overline{y}\,\overline{z}+w\overline{x}$ 이므로 (가)는 $\overline{y}$ , (나)는 $\overline{x}$ 이다.

묶음: wx=00·01 행의 yz=00·01 칸 → $\overline{w}\,\overline{y}$ / yz=00 열 전체 → $\overline{y}\,\overline{z}$ / wx=10 행 전체 → $w\overline{x}$
2단 NAND-NAND는 곱의 합(SOP)을 그대로 구현하므로 각 1단 NAND 입력이 곱항의 변수가 된다.

(나)에 $x$ — wx=11 행이 아닌 10 행을 묶어야 하므로 $\overline{x}$ 여야 한다.
(가)에 $\overline{x}$ — 열 yz=00 묶음은 x와 무관하다.
(나)에 $y$ · $\overline{y}$ — w와 짝을 이루는 항은 x에 관한 항이다.

문제 18

다음 회로에서 트랜지스터의 컬렉터 전류

I_C

[mA]로 가장 가까운 것은? (단, 트랜지스터의

V_{BE}=0.7

[V]이고,

I_Z\ll I_C

이다)

120

282

389

4109

정답 및 해설

부하 전압은 $8.2+0.7=8.9\,\mathrm{V}$ 로 고정되고, 공급 전류에서 부하 전류를 뺀 약 20 mA가 컬렉터로 흐른다(병렬형 정전압 회로).

공급 전류: $I_S=\dfrac{22-8.9}{120}\approx109\,\mathrm{mA}$
부하 전류: $I_L=\dfrac{8.9}{100}=89\,\mathrm{mA}$

컬렉터 전류: $I_C\approx I_S-I_L=109-89=20\,\mathrm{mA}$

82 mA — 부하 전압을 8.2 V로 보고 구한 부하 전류다.
89 mA — 부하 전류 자체다.
109 mA — 전체 공급 전류다.

문제 19

다음과 같은 입·출력 히스테리시스 특성 곡선을 갖는 회로는?

1[그림]

2[그림]

3[그림]

4[그림]

정답 및 해설

입력이 +5 V를 넘을 때 출력이 +10 V로 바뀌는 정방향 특성이므로 비반전 슈미트 트리거이고, 문턱 ±5 V를 주는 조합은 입력을 $R_1=5\,\mathrm{k\Omega}$ 을 거쳐 비반전 단자에 넣고 $R_2=10\,\mathrm{k\Omega}$ 으로 정궤환한 회로이다.

비반전 슈미트의 문턱: $V_{TH}=\pm\dfrac{R_1}{R_2}V_{sat}=\pm\dfrac{5}{10}\times10=\pm5\,\mathrm{V}$

입력을 $R_1=10\,\mathrm{k\Omega}$ 을 거쳐 비반전 단자에 넣는 회로 — 문턱이 $\pm20\,\mathrm{V}$ 가 되어 맞지 않는다.
입력을 반전 단자에 넣는 회로들 — 반전 슈미트라 입력이 커질 때 출력이 −10 V로 떨어지는 반대 방향 특성이다.

문제 20

다음 CMOS 반전기(inverter)의 특징으로 옳지 않은 것은?

1반전기의 입력 저항은 매우 크다.

2누설전류를 무시하면, 정전력 소모는 0이다.

3출력 단자와 접지 혹은

V_{DD}

사이에 높은 저항 통로가 존재한다.

V_i=V_{DD}

일 때

Q_P

는 OFF되고,

Q_N

은 ON된다.

정답 및 해설

CMOS 인버터는 어느 상태에서든 한쪽 트랜지스터가 ON이어서 출력과 $V_{DD}$ 또는 접지 사이에 낮은 저항 통로가 생긴다. '높은 저항 통로가 존재한다'는 설명이 옳지 않다.

이 낮은 저항 통로 덕분에 출력이 레일 전압까지 빠르게 충·방전되고, 다른 한쪽은 OFF라 정적 전류가 흐르지 않는다.

입력 저항이 매우 큼 — 입력이 MOSFET 게이트(절연막)이므로 옳다.
정전력 소모 0 — 정상상태에서 직류 경로가 없으므로 옳다.
$V_i=V_{DD}$ 일 때 $Q_P$ OFF, $Q_N$ ON — 출력이 Low가 되므로 옳다.

문제 21

트랜지스터 증폭기 회로의 주파수 특성에 대한 설명으로 옳지 않은 것은?

1밀러 효과(Miller effect)는 상한 차단주파수를 낮추는 효과가 있다.

2기생(parasitic) 커패시터의 값이 클수록 상한 차단주파수는 낮아진다.

3커플링(coupling) 커패시터의 값이 클수록 하한 차단주파수는 낮아진다.

4일반적으로 공통소스(common-source) 증폭기는 공통게이트(common-gate) 증폭기보다 상한 차단주파수가 높다.

정답 및 해설

공통소스 증폭기는 밀러 효과로 입력 커패시턴스가 커지므로, 밀러 효과가 거의 없는 공통게이트 증폭기보다 상한 차단주파수가 낮다. 따라서 공통소스 쪽이 더 높다는 설명이 옳지 않다.

공통소스에서는 게이트-드레인 커패시턴스가 반전 이득이 걸린 입·출력 사이에 있어 입력 측에서 약 $(1+g_m R_D)C_{gd}$ 로 커 보인다. 공통게이트는 입력이 소스, 출력이 드레인이라 이 결합이 없어 고주파 특성이 좋다.

밀러 효과가 상한 차단주파수를 낮춘다는 설명은 옳다 — 입력 커패시턴스가 증폭되어 고역 극점이 내려간다.
기생 커패시터가 클수록 상한 차단주파수가 낮아진다는 설명은 옳다 — 고역 시정수 $RC$ 가 커진다.
커플링 커패시터가 클수록 하한 차단주파수가 낮아진다는 설명은 옳다 — $f_L=\dfrac{1}{2\pi RC}$ 에서 C가 커지면 낮아진다.

문제 22

다음 회로의 발진주파수[kHz]는? (단, 연산증폭기는 이상적이다)

17.25

28.25

39.25

410.25

정답 및 해설

슈미트 트리거와 적분기로 이루어진 삼각파·구형파 발생기로, 발진주파수는 8.25 kHz이다.

공식: $f=\dfrac{R_2}{4R_1R_3C}$ (적분기 저항 $R_1$ , 슈미트 궤환 저항 $R_2$ · $R_3$ )

대입: $f=\dfrac{33\times10^3}{4\times10^4\times10^4\times0.01\times10^{-6}}=\dfrac{33\times10^3}{4}=8250\,\mathrm{Hz}$

7.25 kHz, 9.25 kHz — 공식에 대입한 값과 맞지 않는다.
10.25 kHz — 저항비를 잘못 적용한 값이다.

문제 23

다음 능동필터 회로에 대한 설명으로 옳은 것은? (단, 연산증폭기는 이상적이다)

1샐런-키(Sallen-Key) 2차 고역통과필터이다.

2주파수가 증가함에 따라 비반전 입력전압도 증가한다.

3단위이득을 갖는 2차 저역통과필터이다.

4필터의 차단주파수는

f=\frac{1}{2\pi R\sqrt{C_1C_2}}

이고, 20 dB/decade의 비율로 롤－오프(roll-off) 특성을 갖는다.

정답 및 해설

입력 경로에 저항, 접지와 궤환에 커패시터가 있고 연산증폭기가 전압 팔로워이므로 단위이득 샐런-키 2차 저역통과필터이다.

2차 필터이므로 차단주파수 $f_c=\dfrac{1}{2\pi R\sqrt{C_1C_2}}$ 이상에서 40 dB/decade로 감쇠한다.

2차 고역통과필터 — R과 C의 위치가 바뀐 경우이며, 이 회로는 저역통과다.
주파수 증가 시 비반전 입력전압 증가 — 접지 쪽 커패시터 임피던스가 작아져 오히려 감소한다.
20 dB/decade 롤-오프 — 차단주파수 식은 맞지만 2차이므로 40 dB/decade다.

문제 24

다음 회로에서 입력

V_{in}

에 대하여 출력

V_{out}

이 얻어질 때, 입력신호의 주파수[MHz]는? (단, 연산증폭기는 이상적이다)

10.1

20.5

정답 및 해설

고주파에서 회로는 적분기로 동작하며, 출력 삼각파의 0.5 Vpp 변화가 반주기에 일어나므로 입력 주파수는 0.5 MHz이다.

입력 전류: $I=\dfrac{5\,\mathrm{V}}{1\,\mathrm{k\Omega}}=5\,\mathrm{mA}$
출력 기울기: $\dfrac{I}{C}=\dfrac{5\times10^{-3}}{10\times10^{-9}}=5\times10^5\,\mathrm{V/s}$

반주기: $\dfrac{T}{2}=\dfrac{0.5}{5\times10^5}=1\,\mu\mathrm{s}$ → $T=2\,\mu\mathrm{s}$ , $f=\dfrac{1}{T}=0.5\,\mathrm{MHz}$ (20 kΩ은 직류 안정용으로 이 주파수에서 영향이 작다)

1 MHz — 상승 시간 1 μs를 한 주기로 본 값이다.
0.1 MHz, 5 MHz — 기울기 계산에서 자릿수를 잘못 잡은 값이다.

문제 25

다음 회로의 전압이득

\frac{V_{out}}{V_{in}}

은? (단, 연산증폭기의 전압이득

A_0

는 유한한 값이다)

\frac{-R_1/R_2}{1+\frac{1+R_1/R_2}{A_0}}

\frac{-R_2/R_1}{1+\frac{1+R_2/R_1}{A_0}}

\frac{1+R_1/R_2}{1+\frac{1+R_1/R_2}{A_0}}

\frac{1+R_2/R_1}{1+\frac{1+R_2/R_1}{A_0}}

정답 및 해설

입력이 비반전 단자에 들어가고 $R_1$ · $R_2$ 분압으로 부궤환하는 비반전 증폭기이므로 이득은 $\dfrac{1+R_1/R_2}{1+\frac{1+R_1/R_2}{A_0}}$ 이다.

궤환율: $\beta=\dfrac{R_2}{R_1+R_2}$
폐루프 이득: $G=\dfrac{A_0}{1+A_0\beta}=\dfrac{1/\beta}{1+\frac{1}{A_0\beta}}$ , 여기서 $\dfrac{1}{\beta}=1+\dfrac{R_1}{R_2}$

음의 부호가 붙은 식 — 반전 증폭기의 이득이다.
$1+R_2/R_1$ 형태 — 궤환 저항과 접지 저항의 역할을 뒤바꾼 것이다.

7급 국가직 전자회로 기출문제모두CBT · moducbt.com

21년 1회차

총 25문항 · 객관식 · 정답·해설 포함

문제 1

다음 RLC 회로가 공진주파수

f_r

에서 동작할 때, 발생하는 특징으로 옳지 않은 것은?

1저항 R 양단에 인가되는 전압이 최소가 된다.

2등가 임피던스가 최소이므로 회로에 흐르는 전류는 최대가 된다.

3인덕터 L과 커패시터 C의 직렬 연결 양단전압은 0 [V]이 된다.

4저항만 있는 등가회로로 전압과 전류의 위상차가 발생하지 않는다.

정답 및 해설

직렬 공진에서는 저항 양단 전압이 최대(전원전압과 같음)가 되므로 '저항 R 양단 전압이 최소'라는 설명이 옳지 않다.

공진주파수에서 $X_L=X_C$ 로 리액턴스가 상쇄되어 합성 임피던스가 R만 남는다. 따라서 전류가 최대이고 전원전압 전부가 R에 걸린다.

등가 임피던스 최소·전류 최대 — 임피던스가 R뿐이므로 옳다.
L과 C 직렬 양단전압 0 V — 두 전압이 크기는 같고 위상이 반대라 상쇄되므로 옳다.
전압·전류 위상차 없음 — 순저항 회로와 같아지므로 옳다.

문제 2

어떤 진폭 변조파가

v=(100+40\sin 600\pi t)\sin 10^6\pi t

[V]로 표시될 때, 피변조파의 반송파 전력

P_C

, 상측파 전력

P_U

, 하측파 전력

P_L

의 비율은?

P_C

P_U

P_L

11 : 0.2 : 0.2

21 : 0.22 : 0.22

31 : 0.4 : 0.4

41 : 0.04 : 0.04

정답 및 해설

반송파 전력에 대한 각 측파대 전력의 비는 $\dfrac{m^2}{4}$ 이므로 반송파 : 상측파 : 하측파 전력비는 1 : 0.04 : 0.04이다.

변조도는 반송파 진폭에 대한 신호 진폭의 비이다.
$m=\dfrac{40}{100}=0.4$

각 측파대 전력을 반송파 전력으로 나타낸다.
$P_U=P_L=\dfrac{m^2}{4}P_C=\dfrac{0.16}{4}P_C=0.04P_C$

측파 전력비를 0.4로 보는 경우는 변조도 자체를 전력비로 착각한 것이다.
측파 전력비를 0.2로 보는 경우는 측파 진폭비 $\dfrac{m}{2}$ 를 그대로 쓴 것으로, 전력은 진폭의 제곱에 비례한다.

문제 3

플립－플롭(flip-flop)의 클록(clock) 주파수가 25 [MHz]이고 클록 펄스 폭이 30 [ns]일 때, 듀티 사이클(duty cycle)[%]은?

125

250

375

4100

정답 및 해설

듀티 사이클은 한 주기 중 펄스가 차지하는 시간 비율로, 이 클록은 75 %이다.

주기를 먼저 구한다.
$T=\dfrac{1}{25\times10^{6}}\,\mathrm{s}=40\,\mathrm{ns}$

펄스 폭을 주기로 나눈다.
$D=\dfrac{30}{40}\times100=75\,\%$

25 %는 펄스가 없는 구간(10 ns)을 펄스 폭으로 잘못 본 값이다.
50 %는 펄스 폭과 휴지 구간이 같은 대칭 구형파일 때의 값이다.
100 %는 항상 High 상태로, 클록 펄스가 성립하지 않는다.

문제 4

그림 (a)의 단자

a

b

사이의 커패시턴스가 그림 (b)의

C_{eq}

와 등가인 것은?

C(1-K)

C(1+K)

\frac{C}{1-K}

\frac{C}{1+K}

정답 및 해설

반전 증폭기 입·출력 사이의 커패시터는 입력측에서 밀러 효과로 $C(1+K)$ 만큼 커져 보인다.

입력 전압을 $V_a$ 라 하면 출력은 $-KV_a$ 이므로 C 양단 전압은 $V_a(1+K)$ 이다.
입력 전류 $I=j\omega C(1+K)V_a$ 이므로 $C_{eq}=C(1+K)$ 이다.

$C(1-K)$ — 이득이 +K인 비반전 증폭기일 때의 결과다.
분수 형태 $\frac{C}{1\pm K}$ — 밀러 배율을 곱하지 않고 나눈 것으로, 이득이 클수록 입력 커패시턴스가 커지는 밀러 효과와 반대다.

문제 5

다음 회로에 대한 설명으로 옳지 않은 것은?

1전압 증폭률은 1보다 약간 작거나 대략 같다.

2공통－컬렉터 증폭기이다.

3입력신호와 출력신호의 위상차는 180도이다.

4낮은 저항값을 갖는 부하를 구동하기에 적당하다.

정답 및 해설

이 회로는 이미터에서 출력을 얻는 공통 컬렉터(이미터 팔로워)이므로 입·출력 위상은 같다. 위상차 180도라는 설명이 옳지 않다.

이미터 전압은 베이스 전압을 $V_{BE}$ 만큼 낮은 값으로 그대로 따라가므로 동위상이고 이득은 약 1이다.

전압 증폭률이 1보다 약간 작거나 같음 — 팔로워의 특징으로 옳다.
공통-컬렉터 증폭기 — 컬렉터가 교류 접지( $V_{CC}$ )이므로 옳다.
낮은 저항 부하 구동에 적당 — 출력 임피던스가 낮아 버퍼로 쓰이므로 옳다.

문제 6

다음 증가형 MOSFET 회로에서

V_{DS}

[V]는? (단,

V_{GS(th)}=2

[V]이고,

V_{GS(on)}

이 4 [V]일 때

I_{D(on)}=400

[mA]이다)

110

210.6

311.2

414

정답 및 해설

드레인 전류는 16 mA이고 $V_{DS}$ 는 14 V이다.

전류: $I_D=100\times(2.4-2)^2=16\,\mathrm{mA}$
전압: $V_{DS}=24-16\,\mathrm{mA}\times625\,\Omega=24-10=14\,\mathrm{V}$

10 V — 저항 강하 10 V를 $V_{DS}$ 로 착각한 값이다.
10.6 V, 11.2 V — 전류를 잘못 구했을 때 나오는 값으로 포화 전류식과 맞지 않는다.

문제 7

다음 소신호 증폭기의 입력 임피던스

R_i

와 출력 임피던스

R_o

에 가장 가까운 것은? (단, 베이스－이미터 간 교류 입력 저항

r_\pi=1

[kΩ], 교류 출력 저항

r_o=\infty

이다)

R_i

R_o

11 [kΩ] 4 [Ω]

24 [Ω] 1 [kΩ]

330 [Ω] 102 [kΩ]

4102 [kΩ] 30 [Ω]

정답 및 해설

이미터 팔로워이므로 입력 임피던스는 약 102 kΩ으로 크고, 출력 임피던스는 약 30 Ω으로 작다.

입력: $R_i=r_\pi+(\beta+1)R_E=1+101\times1=102\,\mathrm{k\Omega}$

출력: $R_o=R_E\parallel\dfrac{r_\pi+R_S}{\beta+1}=1\,\mathrm{k\Omega}\parallel\dfrac{3\,\mathrm{k\Omega}}{101}\approx28.8\,\Omega\approx30\,\Omega$

입력 1 kΩ — $r_\pi$ 만 본 값으로, 이미터 저항이 $(\beta+1)$ 배로 반사되는 것을 빠뜨렸다.
출력 1 kΩ — $R_E$ 만 본 값으로, 이미터 쪽에서 본 낮은 저항이 병렬로 들어가는 것을 빠뜨렸다.
입력 30 Ω·출력 102 kΩ — 입력과 출력 값을 서로 바꾼 것이다.

문제 8

그림 (a) 증폭회로의 소신호 전압증폭도

\frac{V_o}{V_i}

는? (단,

V_{BE}=0.7

[V],

V_T=26

[mV]이며, 소신호 등가회로는 그림 (b)와 같다)

149

251

398

4102

정답 및 해설

베이스가 접지되고 이미터로 입력하는 공통 베이스 증폭기로, 전압이득은 98이다.

바이어스: $I_E=\dfrac{0-0.7-(-4.7)}{2\,\mathrm{k\Omega}}=2\,\mathrm{mA}$
소신호 저항: $r_e=\dfrac{26\,\mathrm{mV}}{2\,\mathrm{mA}}=13\,\Omega$

이득: $\dfrac{V_o}{V_i}=\dfrac{\alpha R_C}{r_e}=\dfrac{0.98\times1300}{13}=98$ (입·출력 동위상)

49, 51 — 이미터 전류를 1 mA로 잘못 구해 $r_e$ 를 26 Ω으로 쓴 값이다.
102 — α를 곱하지 않고 나눈 값( $100\div0.98$ )이다.

문제 9

다음 증폭기 회로에서 출력전압

V_{out}

[V]은? (단, 연산증폭기는 이상적이다)

412

정답 및 해설

비반전 단자 전압이 8 V이고 가상단락으로 반전 단자도 8 V이므로 출력은 4 V이다.

비반전 단자: $V_+=12\times\dfrac{2}{1+2}=8\,\mathrm{V}$
반전 단자 전류: $\dfrac{10-8}{1\,\mathrm{k\Omega}}=2\,\mathrm{mA}$ (그대로 2 kΩ로 흐름)

출력: $V_{out}=8-2\,\mathrm{mA}\times2\,\mathrm{k\Omega}=4\,\mathrm{V}$ (출력단의 10 kΩ·1 kΩ 부하는 이상적 연산증폭기 출력에 영향 없음)

2 V — 반전 단자와 출력의 전위차(4 V)를 잘못 나누는 등 궤환 전류 계산을 틀린 값이다.
8 V — 비반전 단자 전압을 출력으로 착각한 값이다.
12 V — 전원 전압을 그대로 쓴 값이다.

문제 10

다음 MOSFET 회로가 포화영역에서 동작하고 있다고 할 때, 저항값

R_{in}

은? (단, 전달컨덕턴스는

g_m

, 소신호 출력저항은

r_{ds}

이다)

\frac{r_{ds}+R_d}{1+g_m r_{ds}}

(1+g_m r_{ds})R_d

\frac{1+g_m R_d}{g_m R_d}r_{ds}

\frac{1}{g_m}+\frac{R_d}{1+g_m r_{ds}}

정답 및 해설

게이트가 입력 단자에 묶인 구조로, 입력저항은 $\dfrac{r_{ds}+R_d}{1+g_m r_{ds}}$ 이다.

입력에 전압 $V$ 를 걸면 $v_{gs}=V$ , 드레인 전압 $V_D=V-IR_d$ 이다.
드레인 전류: $I=g_mV+\dfrac{V-IR_d}{r_{ds}}$

$(1+g_m r_{ds})R_d$ — 소스 저항 궤환에서의 출력저항 증가식과 혼동한 것이다.
$\frac{1+g_mR_d}{g_mR_d}r_{ds}$ — 차원은 맞으나 회로 방정식에서 나오지 않는다.
$\frac{1}{g_m}+\frac{R_d}{1+g_m r_{ds}}$ — 공통 게이트 입력저항 형태로, 게이트가 입력에 묶인 이 회로와 다르다.

문제 11

다음 회로에서 교류 전압이득

\left(\frac{V_{out}}{V_{in}}\right)

은

A_{V1}

이고, 점선 내의

C_2

를 제거했을 때의 교류 전압이득을

A_{V2}

라고 했을 때,

\frac{A_{V1}}{A_{V2}}

은? (단, 교류 출력 저항

r_o=\infty

, 교류 이미터 저항은

r_e

이다)

\frac{R_C}{r_e}

\frac{r_e+R_E}{r_e}

\frac{r_e}{r_e+R_E}

\frac{r_e+R_C}{r_e+R_E}

정답 및 해설

바이패스 커패시터가 있을 때와 없을 때 이득의 비는 $\dfrac{r_e+R_E}{r_e}$ 이다.

바이패스 있음: $R_E$ 가 교류 단락되어 $A_{V1}=-\dfrac{R_C}{r_e}$
바이패스 없음: $R_E$ 가 부궤환으로 작용해 $A_{V2}=-\dfrac{R_C}{r_e+R_E}$

비: $\dfrac{A_{V1}}{A_{V2}}=\dfrac{r_e+R_E}{r_e}$

$\frac{R_C}{r_e}$ — 바이패스 있을 때의 이득 크기 자체다.
$\frac{r_e}{r_e+R_E}$ — 비를 거꾸로 취한 값이다.
$\frac{r_e+R_C}{r_e+R_E}$ — 회로에서 나오지 않는 조합이다.

문제 12

다음 555 타이머 IC를 사용한 신호 발생기 회로에서 회로 이름과

V_x

의 파형으로 옳은 것은?

회로 이름 파형

1비안정(astable) 멀티바이브레이터 [그림]

2쌍안정(bistable) 멀티바이브레이터 [그림]

3비안정(astable) 멀티바이브레이터 [그림]

4쌍안정(bistable) 멀티바이브레이터 [그림]

정답 및 해설

비안정 + 사각파 — 사각파는 $V_o$ 의 파형이지 커패시터 전압이 아니다.
쌍안정 + 지수 충·방전 곡선 — 외부 트리거 없이 스스로 반복 발진하므로 쌍안정이 아니다.
쌍안정 + 사각파 — 회로 이름과 파형 모두 맞지 않는다.

문제 13

다음 회로와 같은 동작을 하는 논리게이트는? (단,

V_a

V_b

는

V_{CC}

또는 0 [V] 크기를 갖는 논리 신호이다)

1OR

2AND

3NOR

4NAND

정답 및 해설

직렬 연결된 두 트랜지스터가 NAND를 만들고 뒤 트랜지스터가 이를 반전하므로 전체는 AND 게이트다.

OR — 하나만 High여도 출력이 High가 되어야 하나 그렇지 않다.
NOR — 직렬 구조는 병렬 구조와 달리 OR 계열이 아니다.
NAND — 중간 노드의 논리이며, $Q_3$ 에서 한 번 더 반전된다.

문제 14

다음 두 개의 논리회로에서 입력 A, B에 대한 출력

Y_1

Y_2

의 논리식으로 옳은 것은?

Y_1

Y_2

A+B

A\cdot B

A\cdot B

A+B

\overline{A}\cdot\overline{B}

A\cdot B

\overline{A}\cdot\overline{B}

A+B

정답 및 해설

$Y_1$ 은 CMOS NOR로 $\overline{A}\cdot\overline{B}$ , $Y_2$ 는 NAND 뒤에 인버터를 붙인 AND로 $A\cdot B$ 이다.

$Y_1=A+B$ — NOR의 반전을 빠뜨린 것이다.
$Y_1=A\cdot B$ — 직렬 PMOS 구조를 AND로 오해한 것이다.
$Y_2=A+B$ — 직렬 NMOS 구조는 OR가 아니라 AND 계열이다.

문제 15

그림 (a)에 나타낸 정류회로의 출력

V_{out}

에 대한 파형이 그림 (b)와 같을 경우에 대한 설명으로 옳지 않은 것은? (단,

V_{in}

은 주기가 T인 교류신호이다)

T_1

동안 커패시터는 충전된다.

2커패시터 C 값이 클수록 리플(ripple) 전압의 크기가 커진다.

3부하저항

R_L

값이 클수록 리플 전압의 크기가 작아진다.

4정류기 전압이 피크전압 이하로 떨어지면, 커패시터가 부하를 통하여 방전하는 시간은

T_2

이다.

정답 및 해설

커패시터 C가 클수록 방전 시정수 $R_LC$ 가 커져 전압이 덜 떨어지므로 리플은 작아진다. 'C가 클수록 리플이 커진다'는 설명이 옳지 않다.

전파 정류의 리플은 근사적으로 $V_r\approx\dfrac{V_p}{2fR_LC}$ 로 C와 부하저항에 반비례한다.

$T_1$ 동안 충전 — 정류 전압이 출력보다 높아 다이오드가 도통하는 구간이므로 옳다.
$R_L$ 이 클수록 리플 감소 — 방전 전류가 줄어 옳다.
피크 이후 방전 시간 $T_2$ — 다이오드가 꺼지고 C가 부하로 방전하는 구간이므로 옳다.

문제 16

1듀티비(duty ratio)는 0.75이다.

2인덕터(L) 값을 2배 증가시켜도 출력전압(

V_{out}

)은 변하지 않는다.

3스위치(

Q_1

)이 턴온(turn-on) 될 때, 다이오드(

D_1

)에 인가되는 역전압은 80 [V]이다.

4듀티비를 일정한 값으로 유지하면서, 동작 주파수를 변경하면 출력전압이 가변된다.

정답 및 해설

연속 전류 모드: $V_{out}=\dfrac{V_{in}}{1-D}$ → $80=\dfrac{20}{1-D}$ → $D=0.75$

듀티비 0.75 — 위 식으로 확인되므로 옳다.
L을 2배로 해도 출력 불변 — 이상적 연속 모드에서 L은 리플만 바꾸므로 옳다.
스위치 도통 시 다이오드 역전압 80 V — 애노드가 0 V, 캐소드가 출력 80 V이므로 80 V로 옳다.

문제 17

그림 (a)에 주어진 카르노 맵을 그림 (b)의 NAND 게이트만으로 구현할 때, 그림 (b)의 입력 (가), (나)에 들어갈 것은?

(가) (나)

\overline{y}

\overline{x}

\overline{y}

\overline{x}

\overline{x}

\overline{y}

정답 및 해설

카르노 맵을 간략화하면 $F=\overline{w}\,\overline{y}+\overline{y}\,\overline{z}+w\overline{x}$ 이므로 (가)는 $\overline{y}$ , (나)는 $\overline{x}$ 이다.

(나)에 $x$ — wx=11 행이 아닌 10 행을 묶어야 하므로 $\overline{x}$ 여야 한다.
(가)에 $\overline{x}$ — 열 yz=00 묶음은 x와 무관하다.
(나)에 $y$ · $\overline{y}$ — w와 짝을 이루는 항은 x에 관한 항이다.

문제 18

다음 회로에서 트랜지스터의 컬렉터 전류

I_C

[mA]로 가장 가까운 것은? (단, 트랜지스터의

V_{BE}=0.7

[V]이고,

I_Z\ll I_C

이다)

120

282

389

4109

정답 및 해설

부하 전압은 $8.2+0.7=8.9\,\mathrm{V}$ 로 고정되고, 공급 전류에서 부하 전류를 뺀 약 20 mA가 컬렉터로 흐른다(병렬형 정전압 회로).

공급 전류: $I_S=\dfrac{22-8.9}{120}\approx109\,\mathrm{mA}$
부하 전류: $I_L=\dfrac{8.9}{100}=89\,\mathrm{mA}$

컬렉터 전류: $I_C\approx I_S-I_L=109-89=20\,\mathrm{mA}$

82 mA — 부하 전압을 8.2 V로 보고 구한 부하 전류다.
89 mA — 부하 전류 자체다.
109 mA — 전체 공급 전류다.

문제 19

다음과 같은 입·출력 히스테리시스 특성 곡선을 갖는 회로는?

1[그림]

2[그림]

3[그림]

4[그림]

정답 및 해설

비반전 슈미트의 문턱: $V_{TH}=\pm\dfrac{R_1}{R_2}V_{sat}=\pm\dfrac{5}{10}\times10=\pm5\,\mathrm{V}$

입력을 $R_1=10\,\mathrm{k\Omega}$ 을 거쳐 비반전 단자에 넣는 회로 — 문턱이 $\pm20\,\mathrm{V}$ 가 되어 맞지 않는다.
입력을 반전 단자에 넣는 회로들 — 반전 슈미트라 입력이 커질 때 출력이 −10 V로 떨어지는 반대 방향 특성이다.

문제 20

다음 CMOS 반전기(inverter)의 특징으로 옳지 않은 것은?

1반전기의 입력 저항은 매우 크다.

2누설전류를 무시하면, 정전력 소모는 0이다.

3출력 단자와 접지 혹은

V_{DD}

사이에 높은 저항 통로가 존재한다.

V_i=V_{DD}

일 때

Q_P

는 OFF되고,

Q_N

은 ON된다.

정답 및 해설

이 낮은 저항 통로 덕분에 출력이 레일 전압까지 빠르게 충·방전되고, 다른 한쪽은 OFF라 정적 전류가 흐르지 않는다.

입력 저항이 매우 큼 — 입력이 MOSFET 게이트(절연막)이므로 옳다.
정전력 소모 0 — 정상상태에서 직류 경로가 없으므로 옳다.
$V_i=V_{DD}$ 일 때 $Q_P$ OFF, $Q_N$ ON — 출력이 Low가 되므로 옳다.

문제 21

트랜지스터 증폭기 회로의 주파수 특성에 대한 설명으로 옳지 않은 것은?

1밀러 효과(Miller effect)는 상한 차단주파수를 낮추는 효과가 있다.

2기생(parasitic) 커패시터의 값이 클수록 상한 차단주파수는 낮아진다.

3커플링(coupling) 커패시터의 값이 클수록 하한 차단주파수는 낮아진다.

4일반적으로 공통소스(common-source) 증폭기는 공통게이트(common-gate) 증폭기보다 상한 차단주파수가 높다.

정답 및 해설

밀러 효과가 상한 차단주파수를 낮춘다는 설명은 옳다 — 입력 커패시턴스가 증폭되어 고역 극점이 내려간다.
기생 커패시터가 클수록 상한 차단주파수가 낮아진다는 설명은 옳다 — 고역 시정수 $RC$ 가 커진다.
커플링 커패시터가 클수록 하한 차단주파수가 낮아진다는 설명은 옳다 — $f_L=\dfrac{1}{2\pi RC}$ 에서 C가 커지면 낮아진다.

문제 22

다음 회로의 발진주파수[kHz]는? (단, 연산증폭기는 이상적이다)

17.25

28.25

39.25

410.25

정답 및 해설

슈미트 트리거와 적분기로 이루어진 삼각파·구형파 발생기로, 발진주파수는 8.25 kHz이다.

공식: $f=\dfrac{R_2}{4R_1R_3C}$ (적분기 저항 $R_1$ , 슈미트 궤환 저항 $R_2$ · $R_3$ )

대입: $f=\dfrac{33\times10^3}{4\times10^4\times10^4\times0.01\times10^{-6}}=\dfrac{33\times10^3}{4}=8250\,\mathrm{Hz}$

7.25 kHz, 9.25 kHz — 공식에 대입한 값과 맞지 않는다.
10.25 kHz — 저항비를 잘못 적용한 값이다.

문제 23

다음 능동필터 회로에 대한 설명으로 옳은 것은? (단, 연산증폭기는 이상적이다)

1샐런-키(Sallen-Key) 2차 고역통과필터이다.

2주파수가 증가함에 따라 비반전 입력전압도 증가한다.

3단위이득을 갖는 2차 저역통과필터이다.

4필터의 차단주파수는

f=\frac{1}{2\pi R\sqrt{C_1C_2}}

이고, 20 dB/decade의 비율로 롤－오프(roll-off) 특성을 갖는다.

정답 및 해설

입력 경로에 저항, 접지와 궤환에 커패시터가 있고 연산증폭기가 전압 팔로워이므로 단위이득 샐런-키 2차 저역통과필터이다.

2차 필터이므로 차단주파수 $f_c=\dfrac{1}{2\pi R\sqrt{C_1C_2}}$ 이상에서 40 dB/decade로 감쇠한다.

2차 고역통과필터 — R과 C의 위치가 바뀐 경우이며, 이 회로는 저역통과다.
주파수 증가 시 비반전 입력전압 증가 — 접지 쪽 커패시터 임피던스가 작아져 오히려 감소한다.
20 dB/decade 롤-오프 — 차단주파수 식은 맞지만 2차이므로 40 dB/decade다.

문제 24

다음 회로에서 입력

V_{in}

에 대하여 출력

V_{out}

이 얻어질 때, 입력신호의 주파수[MHz]는? (단, 연산증폭기는 이상적이다)

10.1

20.5

정답 및 해설

고주파에서 회로는 적분기로 동작하며, 출력 삼각파의 0.5 Vpp 변화가 반주기에 일어나므로 입력 주파수는 0.5 MHz이다.

입력 전류: $I=\dfrac{5\,\mathrm{V}}{1\,\mathrm{k\Omega}}=5\,\mathrm{mA}$
출력 기울기: $\dfrac{I}{C}=\dfrac{5\times10^{-3}}{10\times10^{-9}}=5\times10^5\,\mathrm{V/s}$

1 MHz — 상승 시간 1 μs를 한 주기로 본 값이다.
0.1 MHz, 5 MHz — 기울기 계산에서 자릿수를 잘못 잡은 값이다.

문제 25

다음 회로의 전압이득

\frac{V_{out}}{V_{in}}

은? (단, 연산증폭기의 전압이득

A_0

는 유한한 값이다)

\frac{-R_1/R_2}{1+\frac{1+R_1/R_2}{A_0}}

\frac{-R_2/R_1}{1+\frac{1+R_2/R_1}{A_0}}

\frac{1+R_1/R_2}{1+\frac{1+R_1/R_2}{A_0}}

\frac{1+R_2/R_1}{1+\frac{1+R_2/R_1}{A_0}}

정답 및 해설

입력이 비반전 단자에 들어가고 $R_1$ · $R_2$ 분압으로 부궤환하는 비반전 증폭기이므로 이득은 $\dfrac{1+R_1/R_2}{1+\frac{1+R_1/R_2}{A_0}}$ 이다.

궤환율: $\beta=\dfrac{R_2}{R_1+R_2}$
폐루프 이득: $G=\dfrac{A_0}{1+A_0\beta}=\dfrac{1/\beta}{1+\frac{1}{A_0\beta}}$ , 여기서 $\dfrac{1}{\beta}=1+\dfrac{R_1}{R_2}$

음의 부호가 붙은 식 — 반전 증폭기의 이득이다.
$1+R_2/R_1$ 형태 — 궤환 저항과 접지 저항의 역할을 뒤바꾼 것이다.