09년 1회차

커패시터에서 전류의 변화율이 아니라 전압의 변화율에 전류가 비례하므로, 전압이 전류의 변화율에 비례한다는 설명이 옳지 않다.

커패시터는 $i=C\dfrac{dv}{dt}$, 인덕터는 $v=L\dfrac{di}{dt}$이다. 전압이 전류의 변화율에 비례하는 것은 인덕터의 성질이다.

• 커패시터는 전계, 인덕터는 자계 형태로 에너지를 저장한다.
• DC 정상상태에서는 $\dfrac{dv}{dt}=0$, $\dfrac{di}{dt}=0$이므로 커패시터는 개방, 인덕터는 단락처럼 보인다.
• 실제 소자는 유전체·권선이 이상적이지 않아 누설 성분이 존재한다.

간략화 결과는 $Y=\overline{B+D}$이다.

네 항 모두 $\overline{B}\,\overline{D}$를 공통으로 가지므로 묶으면
$Y=\overline{B}\,\overline{D}(\overline{A}\,\overline{C}+A\overline{C}+\overline{A}C+AC)$

괄호 안은 A·C의 모든 조합이므로 1이다. 따라서 $Y=\overline{B}\,\overline{D}$이고, 드모르간 정리로 $\overline{B+D}$이다.

최소 비트율은 96 kbps이다.

나이퀴스트 표본화 정리에 따라 최고 주파수의 2배로 표본화해야 왜곡 없이 복원된다.
$f_s=2\times4000=8000\,\mathrm{Hz}$

$8000\times12=96000\,\mathrm{bps}=96\,\mathrm{kbps}$

이 회로는 입력이 베이스, 출력이 컬렉터이고 이미터가 $\mathrm{C}_{E}$로 교류 접지된 공통 이미터 회로이므로, 공통 베이스 회로라는 설명이 옳지 않다.

공통 베이스 회로라면 입력이 이미터에 들어가고 베이스가 교류 접지되어야 하며, 전류이득도 1보다 작다.

• $\mathrm{R}_{1}$·$\mathrm{R}_{2}$는 전압 분배로 베이스 바이어스 전압을 정한다.
• $\mathrm{C}_{E}$는 교류 성분을 바이패스해 교류 이득 감소를 막는다.
• $\mathrm{R}_{E}$는 직류 부귀환으로 동작점을 안정시킨다.

BJT는 전자와 정공 두 종류의 캐리어가 전류에 기여하는 쌍극성 소자이고, MOSFET는 한 종류의 캐리어만 쓰는 단극성 소자이므로 반대로 쓴 설명이 옳지 않다.

이름의 'Bipolar'가 두 캐리어를 뜻하며, MOSFET는 채널을 이루는 다수 캐리어(n채널은 전자, p채널은 정공)만으로 동작한다.

• BJT는 베이스 전류로 제어되는 전류 구동, MOSFET는 게이트 전압으로 제어되는 전압 구동 소자이다.
• BJT는 베이스 전류 때문에 전력 소모가 크지만 고속 동작에 유리하다.
• MOSFET는 면적이 작아 고집적 디지털 회로에 주로 쓰인다.

필요한 커패시터 용량은 10 pF이다.

공진 조건 $f=\dfrac{1}{2\pi\sqrt{LC}}$에서 $C=\dfrac{1}{4\pi^2f^2L}$이다.

대입: $C=\dfrac{0.025}{(5\times10^5)^2\times10\times10^{-3}}=\dfrac{0.025}{2.5\times10^9}=10^{-11}\,\mathrm{F}$

$C=10\,\mathrm{pF}$이며, R = 50 Ω은 공진 주파수에 영향을 주지 않는다.

잡음이 섞인 입력을 깨끗한 구형파로 정형하는 회로는 슈미트 트리거(Schmitt Trigger)이다.

슈미트 트리거는 상승·하강 문턱 전압이 다른 히스테리시스 특성이 있어, 문턱 근처의 잡음으로 출력이 여러 번 뒤집히는 것을 막는다.

• Master-Slave Flip-Flop: 클록에 동기해 데이터를 저장하는 기억 소자이다.
• Emitter Coupled Logic: 트랜지스터를 포화시키지 않는 고속 논리 계열이다.
• Phase Splitter: 한 입력에서 위상이 반대인 두 출력을 만드는 회로이다.

A·S'와 B·S를 각각 NAND한 뒤 마지막 단도 NAND로 묶은 회로가 S = 0이면 A, S = 1이면 B를 출력한다.

출력은 NAND-NAND 구조로 $\overline{\overline{A\overline{S}}\cdot\overline{BS}}=A\overline{S}+BS$로 2-to-1 멀티플렉서이다.

• 마지막 단이 NOR: $\overline{\overline{A\overline{S}}+\overline{BS}}=A\overline{S}\cdot BS=0$으로 항상 0이다.
• 마지막 단이 OR: $\overline{A\overline{S}}+\overline{BS}=\overline{A\overline{S}\cdot BS}=1$로 항상 1이다.
• 마지막 단이 AND: $\overline{A\overline{S}}\cdot\overline{BS}=\overline{A\overline{S}+BS}$로 반전된 출력이다.

출력은 위쪽이 V1 + 0.7, 아래쪽이 −(V2 + 0.7)에서 잘린 파형이다.

$\mathrm{D}_{1}$은 출력이 $V_1+0.7$을 넘으면 도통해 양의 피크를 그 값으로 제한한다.

$\mathrm{D}_{2}$는 애노드가 전지의 (−) 쪽($-V_2$)에 연결되어 있어, 출력이 $-V_2-0.7$보다 낮아지면 도통해 음의 피크를 제한한다. 두 조건 모두 $V_P$보다 작으므로 양쪽이 잘린다.

최대전력 공급 부하 임피던스는 5 − j8 Ω이다.

부하에서 본 전원 측 임피던스는 발전기 내부 임피던스와 선로 임피던스의 합이다.
$Z_s=(3+j5)+(2+j3)=5+j8\,\mathrm{\Omega}$

최대전력 전달 조건은 부하가 그 공액 복소수인 것이므로 $Z_L=\overline{Z_s}=5-j8\,\mathrm{\Omega}$이다.

이 회로는 저역통과필터(능동 1차 저역통과필터)이다.

입력이 $\mathrm{R}_{I}$를 거쳐 접지된 $\mathrm{C}_{I}$에 걸리므로 비반전 단자 전압은 $\dfrac{V_I}{1+j\omega R_IC_I}$로, 주파수가 높을수록 작아진다.

이를 이득 $1+\dfrac{R_F}{R_G}$의 비반전 증폭기가 증폭하므로 저주파는 통과하고 고주파는 감쇠한다.

출력의 실효값은 $20\sqrt2\,\mathrm{V}$이다.

• 위 연산증폭기: 비반전 증폭, 이득 $1+\dfrac{R}{R}=2$ → $2v_i$
• 아래 연산증폭기: 반전 증폭, 이득 $-\dfrac{2R}{R}=-2$ → $-2v_i$

출력은 두 출력의 차이므로 $v_o=2v_i-(-2v_i)=4v_i=40\sin\omega t$이다.

실효값: $\dfrac{40}{\sqrt2}=20\sqrt2\,\mathrm{V}$

Y는 $Y=\overline{AB}\cdot\overline{CD}$이다.

그림 (a)는 PMOS 두 개가 병렬, NMOS 두 개가 직렬이므로 NAND 게이트이다.

그림 (b)에서 앞의 두 NAND와 가운데 NAND가 NAND-NAND 구조를 이루어 $AB+CD$가 되고, 입력을 묶은 마지막 NAND는 인버터이므로 $Y=\overline{AB+CD}=\overline{AB}\cdot\overline{CD}$이다.

스펙트럼은 $f_{c}$에 $\dfrac{A_oV_i}{m}$, $f_{c}$ ± $f_{i}$에 각각 $\dfrac{A_oV_i}{2}$인 성분이 있는 모양이다.

반송파 진폭을 $V_c$라 하면 변조계수는 $m=\dfrac{V_i}{V_c}$이므로 증폭 후 반송파 성분은 $A_oV_c=\dfrac{A_oV_i}{m}$이다.

AM은 $A_oV_c(1+m\cos2\pi f_it)\cos2\pi f_ct$로, 전개하면 상·하측파대($f_c\pm f_i$)가 각각 $\dfrac{mA_oV_c}{2}=\dfrac{A_oV_i}{2}$로 나타난다. 신호 주파수 $f_i$ 자체에는 성분이 없다.

출력은 $v_o=\dfrac{R_2V}{R_1+R_2}e^{-t/(R_2+R_3)C}$이다.

t < 0 정상상태에서 C는 개방이므로 $\mathrm{R}_{3}$에 전류가 없고, 커패시터 전압은 $\mathrm{R}_{2}$ 양단 전압 $\dfrac{R_2V}{R_1+R_2}$와 같다.

스위치를 열면 전원과 $\mathrm{R}_{1}$이 분리되어 C는 $\mathrm{R}_{3}$와 $\mathrm{R}_{2}$의 직렬 경로로 방전하므로 시정수는 $(R_2+R_3)C$이다.

$\mathrm{R}_{E}$는 1 kΩ이다.

$I_B=\dfrac{10\,\mathrm{mA}}{100}=0.1\,\mathrm{mA}$, $V_B=12-12\,\mathrm{k}\times0.1\,\mathrm{m}=10.8\,\mathrm{V}$

$V_E=10.8-0.7=10.1\,\mathrm{V}$, $I_E=(1+\beta)I_B=10.1\,\mathrm{mA}$

$R_E=\dfrac{10.1\,\mathrm{V}}{10.1\,\mathrm{mA}}=1\,\mathrm{k\Omega}$

50 ms 후 저항 전압은 약 36.8 V이다.

시정수: $\tau=RC=5\times10^6\times0.01\times10^{-6}=0.05\,\mathrm{s}=50\,\mathrm{ms}$

충전 중 저항 전압은 $v_R=Ee^{-t/\tau}$이므로 $v_R=100e^{-1}\approx36.8\,\mathrm{V}$이다.

출력은 500 Hz 구형파이다.

두 JK 플립플롭 모두 J = K = 1(+5 V)이므로 클록마다 상태가 반전되는 T 플립플롭으로 동작하고, 각 단이 주파수를 1/2로 나눈다.

첫째 단 Q가 둘째 단 클록이므로 전체 $\dfrac{2\,\mathrm{kHz}}{4}=500\,\mathrm{Hz}$이다.

순서는 축적 → 공핍 → 반전 → 강반전이다.

p형 반도체에서 게이트가 음(−)이면 다수 캐리어인 정공이 표면에 모여 축적된다.

• 게이트를 양으로 높이면 정공이 밀려나 이온화된 억셉터만 남는 공핍층이 생긴다.
• 더 높이면 표면에 소수 캐리어인 전자가 모이기 시작하는 반전이 일어난다.
• 문턱전압 이상에서는 전자 농도가 기판의 정공 농도를 넘는 강반전이 되어 채널이 형성된다.