24년 1회차

멀티플렉서 입력은 $2^{n}$개, 디멀티플렉서 출력은 $2^{m}$개이다.

선택 신호 n비트는 $2^n$가지 조합을 만들 수 있으므로 멀티플렉서는 $2^n$개 입력 중 하나를 골라 출력한다. 디멀티플렉서도 m비트 선택 신호로 $2^m$개 출력 중 하나에 입력을 보낸다.

• 입력 개수를 n으로 둔 조합은 선택 신호 수와 데이터 입력 수를 혼동한 것이다.
• 출력 개수를 m으로 둔 조합도 같은 이유로 틀리다.

비안정 멀티바이브레이터는 외부 트리거 없이 스스로 발진하므로, 외부 트리거 펄스로 동작한다는 진술이 옳지 않다.

비안정형은 안정 상태가 없어 두 상태를 자동으로 오가며 구형파를 계속 만든다. 외부 트리거가 필요한 것은 단안정형(한 번 트리거되면 정해진 폭의 펄스 하나 출력)과 쌍안정형(트리거마다 상태 전환)이다.

• 플립플롭은 두 안정 상태를 가지는 쌍안정 멀티바이브레이터이다.
• 단안정 멀티바이브레이터는 트리거마다 단일 펄스를 만든다.
• 멀티바이브레이터는 안정 상태 수에 따라 쌍안정·단안정·비안정으로 나눈다.

무부하 전압은 110 V이다.

전압변동률 $\varepsilon=\dfrac{V_{NL}-V_{FL}}{V_{FL}}\times100\,\%$이므로 전부하 전압이 기준이다.

$0.1=\dfrac{V_{NL}-100}{100}$ → $V_{NL}=110\,\mathrm{V}$

JFET의 채널 양 끝은 드레인과 소스이므로 이 진술이 옳다.

JFET은 반도체 막대(채널)의 양 끝에 드레인과 소스 전극을 달고, 채널 옆면에 반대 형의 게이트 영역을 만든 구조이다. 게이트-소스 역바이어스로 공핍층 폭을 바꿔 채널 전류를 제어한다.

• 드레인 전류는 $V_{GS}$에 따라 변하며, 이것이 JFET 증폭 작용의 원리이다.
• 드레인-소스 전압이 핀치오프 전압에 이르면 드레인 전류는 0이 되는 것이 아니라 거의 일정한 포화 값이 된다. 전류가 0이 되는 것은 $V_{GS}$가 차단 전압에 이를 때이다.
• n채널 JFET에서 n형 영역은 채널(드레인·소스)이고, 게이트는 p형 영역이다.

세션 계층은 OSI 7계층의 계층으로, TCP/IP 모델의 계층이 아니다.

TCP/IP 모델은 네트워크 접근(링크), 인터넷(네트워크), 전송, 응용 계층으로 구성되며, OSI의 세션·표현 계층 기능은 응용 계층에 통합되어 있다.

• 응용 계층은 TCP/IP의 최상위 계층이다.
• 네트워크(인터넷) 계층은 IP가 동작하는 계층이다.
• 전송 계층은 TCP·UDP가 동작하는 계층이다.

$F+G=\sum m(1,2,3,4,6)$, $F\cdot G=\sum m(1,6)$이다.

최소항 전개에서 OR는 최소항 집합의 합집합, AND는 교집합이다.
합집합: {1, 3, 6} ∪ {1, 2, 4, 6} = {1, 2, 3, 4, 6}
교집합: {1, 3, 6} ∩ {1, 2, 4, 6} = {1, 6}

• F+G에 최소항 5를 포함한 전개는 F, G 어디에도 없는 항을 넣었다.
• 최소항 8, 16, 24, 36 등은 세 변수 함수의 최소항 범위(0~7)를 벗어난다.

슈미트 트리거는 D/A 변환에는 쓰이지 않는다.

슈미트 트리거는 히스테리시스를 가진 비교기로, 입력이 상·하한 임계값을 넘을 때만 출력이 두 레벨 사이에서 바뀐다. 출력이 두 값뿐이라 디지털 값을 여러 단계 아날로그 전압으로 만드는 D/A 변환과는 무관하다.

• 완만한 입력이나 RC 귀환과 결합해 구형파를 만든다.
• 기본적으로 입력을 기준 전압과 비교하는 비교기이다.
• 히스테리시스 폭보다 작은 잡음으로는 출력이 바뀌지 않아 잡음을 제거한다.

$R_{1}$의 최대 소모 전력은 10 W이다.

병렬 조정기에서 직렬 저항 $R_{1}$은 전류 제한 역할을 한다. $R_{1}$에 걸리는 전압이 가장 큰 경우는 출력이 단락되어 $V_{out}=0$이고 입력이 최대(10 V)일 때로, 입력 전압 전체가 $R_{1}$에 걸린다.

$P_{R1,max}=\dfrac{V_{in,max}^2}{R_1}=\dfrac{10^2}{10}=10\,\mathrm{W}$

공통 베이스 회로는 입력과 출력이 동위상이므로, 180° 위상차를 가진다는 진술이 옳지 않다.

공통 베이스에서 이미터 입력이 올라가면 $V_{BE}$가 줄어 컬렉터 전류가 감소하고, $R_C$ 강하가 줄어 컬렉터 전압이 올라간다. 즉 위상 반전이 없다.

• 공통 컬렉터(이미터 폴로어)는 입력과 출력이 동위상이다.
• 공통 이미터는 입력과 출력이 180° 위상차를 가진다.
• 활성영역 동작 조건은 베이스-이미터 순방향, 베이스-컬렉터 역방향 바이어스이다.

$R_L=4\,\Omega$일 때 최대 전력 9 W가 전달된다.

$R_{L}$ 단자에서 본 테브난 등가: $V_{th}=18\times\dfrac{12}{6+12}=12\,\mathrm{V}$, $R_{th}=6\parallel12=4\,\Omega$
최대 전력 조건은 $R_L=R_{th}=4\,\Omega$이다.

$P_{max}=\dfrac{V_{th}^2}{4R_{th}}=\dfrac{144}{16}=9\,\mathrm{W}$
$R_{L}$을 6 Ω으로 둔 조합은 12 Ω과의 병렬 합성을 빠뜨린 것이고, 전력을 18 W로 둔 조합은 최대전력 공식 $\dfrac{V_{th}^2}{4R_{th}}$를 잘못 적용한 것이다.

$V(t)=5\sqrt{2}\cos(100t+45^{\circ})\,\mathrm{V}$이다.

$\omega=100\,\mathrm{rad/s}$에서 $X_L=\omega L=100\times0.02=2\,\Omega$, $X_C=\dfrac{1}{\omega C}=\dfrac{1}{100\times0.01}=1\,\Omega$
$Z=1+j(2-1)=1+j1=\sqrt{2}\angle45^{\circ}\,\Omega$

$V=ZI=\sqrt{2}\angle45^{\circ}\times5\angle0^{\circ}=5\sqrt{2}\angle45^{\circ}$. 회로가 유도성($X_L>X_C$)이므로 전압이 전류보다 앞서 위상이 +45°이다. 진폭을 10√2로 두거나 위상을 −45°로 둔 식은 이 결과와 맞지 않는다.

역방향 바이어스를 걸면 공핍영역은 넓어진다. 줄어든다는 진술이 옳지 않다.

역바이어스는 내부 전위장벽과 같은 방향으로 전압을 더하므로 다수 캐리어가 접합에서 더 멀어지고, 노출되는 이온 전하가 늘어 공핍층 폭이 증가한다. 순바이어스에서는 반대로 좁아진다.

• 역바이어스를 계속 키우면 항복 전압에 이르러 전류가 급증한다.
• 순바이어스에서는 전류가 p에서 n 방향으로 흐른다.
• 순바이어스는 p쪽에 +, n쪽에 − 전압을 건 상태이다.

전압이득은 250이다.

베이스가 커패시터로 교류 접지되고 입력이 이미터로 들어가 컬렉터에서 출력되므로 공통 베이스 증폭기이다. 이득은 $A_v=\dfrac{R_C\parallel R_L}{r'_e}$이다.

$R_C\parallel R_L=10\,\mathrm{k\Omega}\parallel10\,\mathrm{k\Omega}=5\,\mathrm{k\Omega}$
$A_v=\dfrac{5000}{20}=250$ (공통 베이스이므로 위상 반전 없음)

대역폭은 30 kHz이다.

비반전 증폭기 폐루프 이득: $A_{CL}=1+\dfrac{R_f}{R_i}=1+\dfrac{99}{1}=100$

−20 dB/dec 롤오프에서는 이득 × 대역폭 = 단위이득 대역폭(일정)이므로 $BW=\dfrac{3\,\mathrm{MHz}}{100}=30\,\mathrm{kHz}$

출력은 음의 포화 전압인 −10 V이다.

개방 루프 출력: $V_o=A(V_+-V_-)=3\times10^4\times(0-5\,\mathrm{mV})=-150\,\mathrm{V}$

계산값이 출력 한계(±10 V)를 넘으므로 연산증폭기는 포화되어 출력은 최소 출력 전압 −10 V에 머문다.

시간은 2 s이다.

충전 전압: $V_C(t)=V_{in}\left(1-e^{-t/\tau}\right)$, 시정수 $\tau=RC=100\,\mathrm{k\Omega}\times20\,\mathrm{\mu F}=2\,\mathrm{s}$

$6.32=10\left(1-e^{-t/2}\right)$ → $e^{-t/2}=0.368=e^{-1}$ → $t=2\,\mathrm{s}$
즉 최종값의 63.2 %에 도달하는 시간은 시정수와 같다.

SCR은 게이트로 턴온만 할 수 있고 게이트로 턴오프할 수 없으므로, 게이트로 턴온과 턴오프를 모두 한다는 진술이 옳지 않다.

한번 도통하면 내부 재생 귀환으로 래치되어 게이트 신호를 없애도 도통이 유지된다. 끄려면 애노드 전류를 유지전류 이하로 낮추거나 역전압을 걸어야 한다. 게이트로 턴오프가 가능한 소자는 GTO이다.

• 점호각을 조절하는 위상 제어 정류기로 직류 출력 크기를 조절한다.
• 순방향 전류는 애노드에서 캐소드로 흐른다.
• 턴온 후에는 게이트 신호 없이도 도통이 유지된다.

피상전력은 피크값이 아니라 실효값의 곱으로 정의되므로, 피크치의 곱이라는 진술이 옳지 않다.

피상전력 $S=V_{rms}I_{rms}=\dfrac{V_mI_m}{2}$이다. 피크값의 곱은 피상전력의 2배가 된다.

• 복소전력 $\mathbf{S}=P+jQ$의 크기가 피상전력이다.
• 직류에서는 전압·전류가 일정하므로 평균전력은 $VI$이다.
• 역률은 전압과 전류의 위상차 코사인 $\cos(\theta-\phi)$이다.

코드화된 정보를 원래 형태로 복원하는 회로는 디코더이므로, 이를 인코더로 설명한 진술이 옳지 않다.

인코더는 반대로 여러 입력 중 활성화된 하나를 이진 코드로 변환하는 회로이다(예: $2^n$개 입력 → n비트 출력).

• 전가산기 n개를 캐리로 이어 붙이면 n비트 리플 캐리 가산기가 된다.
• 반가산기는 1비트 두 개를 더해 합과 캐리를 낸다.
• 패리티 발생기는 1비트를 덧붙여 1의 개수를 짝수 또는 홀수로 맞춘다.

출력은 $Z=B\cdot C+A\cdot B\cdot D+\overline{A}\cdot\overline{D}$이다.

NAND만으로 된 회로를 앞에서부터 차례로 정리한다.
$N_1=\overline{AD}$
$N_2=\overline{N_1\cdot\overline{C}}=AD+C$
$N_3=\overline{N_2\cdot B}$, $N_4=\overline{\overline{A}\,\overline{D}}$

마지막 NAND: $Z=\overline{N_3N_4}=N_2B+\overline{A}\,\overline{D}=ABD+BC+\overline{A}\,\overline{D}$
둘째 NAND에서 $\overline{C}$가 다시 반전되어 C가 되므로 $B\overline{C}$가 들어간 식은 틀리고, 마지막 항은 $\overline{A}\,\overline{D}$이다.